JPS6218152A - デイジタル多重ル−プネツトワ−クにおける伝搬時間調整方法及び装置 - Google Patents
デイジタル多重ル−プネツトワ−クにおける伝搬時間調整方法及び装置Info
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- JPS6218152A JPS6218152A JP15597085A JP15597085A JPS6218152A JP S6218152 A JPS6218152 A JP S6218152A JP 15597085 A JP15597085 A JP 15597085A JP 15597085 A JP15597085 A JP 15597085A JP S6218152 A JPS6218152 A JP S6218152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のノードステーンヨンあるいは端末をルー
プ状伝送路で接続し、通信を行なうループネットワーク
に関し、特に、ディジタル多重などにより多重化され複
数の論理的なループ状伝送路より成るループネットワー
クにおける伝搬時間調整方法及び装置に関する。
プ状伝送路で接続し、通信を行なうループネットワーク
に関し、特に、ディジタル多重などにより多重化され複
数の論理的なループ状伝送路より成るループネットワー
クにおける伝搬時間調整方法及び装置に関する。
音声、データなど種々の情報メディアを統合して扱う通
信システムとしてループネットワークがある。ループネ
ットワークとしては、例えば、ＩＥ Ｅ Ｅ８０２委員
会で標準化されたトークンループ。
信システムとしてループネットワークがある。ループネ
ットワークとしては、例えば、ＩＥ Ｅ Ｅ８０２委員
会で標準化されたトークンループ。
回線交換型ループなどがある。トークンループはデータ
をパケット化して通信を行なうためパケット組立１公解
に時間を要し、送信端末から受信端末までの遅延時間が
大きくなるという問題点がある。逆にパケット化による
長所としては、送信すべきデータが生じた時のみ伝送路
を占有するので、伝送効率が良いという点がある。一方
、回線交換型ループは、データを必ずしもパケット化す
る必要がないので、上記の遅延時間が小さくてすむ。
をパケット化して通信を行なうためパケット組立１公解
に時間を要し、送信端末から受信端末までの遅延時間が
大きくなるという問題点がある。逆にパケット化による
長所としては、送信すべきデータが生じた時のみ伝送路
を占有するので、伝送効率が良いという点がある。一方
、回線交換型ループは、データを必ずしもパケット化す
る必要がないので、上記の遅延時間が小さくてすむ。
かかるループネットワークは、電話通信のように伝搬遅
延時間に制限のある通信を収容するのに適している。し
かし、ハ゛−スト的なデータ通信に対しては、送出すべ
きデータがないときでも回線を保留しているので、使用
効率が悪いという問題点がある。
延時間に制限のある通信を収容するのに適している。し
かし、ハ゛−スト的なデータ通信に対しては、送出すべ
きデータがないときでも回線を保留しているので、使用
効率が悪いという問題点がある。
これを解決する方法として、ディジタル多重ループを用
いてこれら通信を収容する方法が考えられる。例えば、
ビット多重により複数の論理的なループを設け、トーク
ンループと回線交換型ループの両者を提供し、バースト
的なデータ通信はトークンループに収容し、音声通信な
どの連続的な通信は回線交換型ループに収容することが
考えられる。
いてこれら通信を収容する方法が考えられる。例えば、
ビット多重により複数の論理的なループを設け、トーク
ンループと回線交換型ループの両者を提供し、バースト
的なデータ通信はトークンループに収容し、音声通信な
どの連続的な通信は回線交換型ループに収容することが
考えられる。
かかる考え方を用いたネットワークとしては、周波数多
重を用いたバス型ネットワークがあるが、ループネット
ワークにおいては、ループ状伝送路固有の問題点がある
。即ち、ループ一巡の伝搬時間をどのように設定するか
である。回線交換型のループでは、音声のサンプリング
周期（１２５μｓｅｃ ）の整数倍にする必要があるが
、トークンループではループ一巡の伝搬時間がこのよう
に長くなるとスループットが低下するという問題が生じ
る。
重を用いたバス型ネットワークがあるが、ループネット
ワークにおいては、ループ状伝送路固有の問題点がある
。即ち、ループ一巡の伝搬時間をどのように設定するか
である。回線交換型のループでは、音声のサンプリング
周期（１２５μｓｅｃ ）の整数倍にする必要があるが
、トークンループではループ一巡の伝搬時間がこのよう
に長くなるとスループットが低下するという問題が生じ
る。
本発明の目的は、種々のアクセス方式あるいはフレーム
方式を用いた複数個の論理的なループネットワークを多
重化したループネットワークに統合する際、論理的なル
ープネットワーク各々に最適なループ一巡の伝搬時間を
設定できる方法及び装置を提供することにある。
方式を用いた複数個の論理的なループネットワークを多
重化したループネットワークに統合する際、論理的なル
ープネットワーク各々に最適なループ一巡の伝搬時間を
設定できる方法及び装置を提供することにある。
本発明の伝搬時間調整方法は、複数個の論理的なループ
状伝送路がディジタル多重により多重されているループ
ネットワークにおいて多重伝送路を前記複数個の論理的
なループ状伝送路に展開し、展開された前記複数個の論
理的なループ状伝送路毎にループ一巡の伝搬時間を調整
することを特徴としている。
状伝送路がディジタル多重により多重されているループ
ネットワークにおいて多重伝送路を前記複数個の論理的
なループ状伝送路に展開し、展開された前記複数個の論
理的なループ状伝送路毎にループ一巡の伝搬時間を調整
することを特徴としている。
本発明の伝搬時間調整装置は、複数個の論理的なループ
状伝送路がディジタル多重により多重されているループ
ネットワークにおいて、前記複数個の論理的なループ状
伝送路毎にループ一巡の伝搬時間を調整する伝搬時間調
整装置であって、多重伝送路を前記複数個の論理的なル
ープ状伝送路に展開する展開回路と、展開された複数個
の伝送路の少なくとも一部に設けられる可変遅延回路と
、前記可変遅延回路の遅延量を制御する遅延量設定回路
と前記展開された複数個の論理的なループ状伝送路を多
重伝送路に多重する多重化回路とを備えることを特徴と
している。
状伝送路がディジタル多重により多重されているループ
ネットワークにおいて、前記複数個の論理的なループ状
伝送路毎にループ一巡の伝搬時間を調整する伝搬時間調
整装置であって、多重伝送路を前記複数個の論理的なル
ープ状伝送路に展開する展開回路と、展開された複数個
の伝送路の少なくとも一部に設けられる可変遅延回路と
、前記可変遅延回路の遅延量を制御する遅延量設定回路
と前記展開された複数個の論理的なループ状伝送路を多
重伝送路に多重する多重化回路とを備えることを特徴と
している。
以下に、複数個の論理的なループネットワークとして、
回線交換型ループと、スロット型ループと、トークンル
ープとを多重化したループネットワークにおける実施例
を説明する。
回線交換型ループと、スロット型ループと、トークンル
ープとを多重化したループネットワークにおける実施例
を説明する。
第２図は、このようなビット多重ループネットワークの
一般的な構成を示す。ループネットワークは、端末やコ
ンピュータなどを収容するノードステーション１０１．
１０２．１０３・・・の他に、ループ、２の一巡の伝搬
時間を調整する制御ステーション１より成る。第３図は
、ビット多重ループネットワークにおけるループ２上の
信号フレームの例を示す。
一般的な構成を示す。ループネットワークは、端末やコ
ンピュータなどを収容するノードステーション１０１．
１０２．１０３・・・の他に、ループ、２の一巡の伝搬
時間を調整する制御ステーション１より成る。第３図は
、ビット多重ループネットワークにおけるループ２上の
信号フレームの例を示す。
４ビット多重で、ビット多重フレームは、フレーム同期
ビットＦ、と、３個のビットチャンネルＢＣＨＩ、ＢＣ
Ｈ２，ＢＣＨ３とから成り、各ビットチャンネルは、そ
れぞれ論理的なループネットワークを形成する。今、ビ
ットチャンネルＢＣＨ１で回線交換型ループが、ＢＣＨ
２でスロット型ループが、ＢＣ［（３でトークンループ
が実施されているとする。トークンループでは、ループ
一巡の伝搬時間はビット周期の整数倍という条件でよい
が、回線交換型ループやスロット型ループでは、かかる
伝搬時間に更に制約条件が加わる。
ビットＦ、と、３個のビットチャンネルＢＣＨＩ、ＢＣ
Ｈ２，ＢＣＨ３とから成り、各ビットチャンネルは、そ
れぞれ論理的なループネットワークを形成する。今、ビ
ットチャンネルＢＣＨ１で回線交換型ループが、ＢＣＨ
２でスロット型ループが、ＢＣ［（３でトークンループ
が実施されているとする。トークンループでは、ループ
一巡の伝搬時間はビット周期の整数倍という条件でよい
が、回線交換型ループやスロット型ループでは、かかる
伝搬時間に更に制約条件が加わる。
第４図（ａ）に回線交換型ループのフレーム構成を示す
。フレームは同期信号Ｆ及びＣＨＩ、ＣＨ２゜ＣＨ３な
どの各チャンネルより成り、そのフレーム周期は１２５
ＪｉｓｅＣである。従って、ビットチャンネルＢＣＨ１
の論理的なループの一巡伝搬時間を、このフレーム周期
の整数倍にする必要がある。第４図（ｂ）にスロット型
ループのスロットの構成を示す。各スロットは同期フラ
グＳＹＮと、スロットがビジーかアイドルかを示すＢＩ
ビット及びパケットエリアとからなる。ビットチャンネ
ルＢＣＨ２の論理的なループの一巡伝搬時間を、スロッ
ト同期の整数倍にする必要がある。かかるビット多重ル
ープネットワークにおける制御ステーション１の伝搬時
間調整部について説明する。
。フレームは同期信号Ｆ及びＣＨＩ、ＣＨ２゜ＣＨ３な
どの各チャンネルより成り、そのフレーム周期は１２５
ＪｉｓｅＣである。従って、ビットチャンネルＢＣＨ１
の論理的なループの一巡伝搬時間を、このフレーム周期
の整数倍にする必要がある。第４図（ｂ）にスロット型
ループのスロットの構成を示す。各スロットは同期フラ
グＳＹＮと、スロットがビジーかアイドルかを示すＢＩ
ビット及びパケットエリアとからなる。ビットチャンネ
ルＢＣＨ２の論理的なループの一巡伝搬時間を、スロッ
ト同期の整数倍にする必要がある。かかるビット多重ル
ープネットワークにおける制御ステーション１の伝搬時
間調整部について説明する。
第１図は、本発明の伝搬時間調整装置の一実施例を示す
。以下、この伝搬時間調整装置の説明と並行して伝搬時
間調整装置の一実施例をも説明する。この伝搬時間調整
装置は、遅延調整回路３゜４．５，６．展開回路７．多
重化回路８．ビット多重フレーム同期用の同期パターン
発生回路９及びタイミング回路１０とから構成される。
。以下、この伝搬時間調整装置の説明と並行して伝搬時
間調整装置の一実施例をも説明する。この伝搬時間調整
装置は、遅延調整回路３゜４．５，６．展開回路７．多
重化回路８．ビット多重フレーム同期用の同期パターン
発生回路９及びタイミング回路１０とから構成される。
遅延調整回路３はループ２の一巡伝搬時間をビット周期
の整数倍にするものであり、遅延調整回路４は一巡伝搬
時間をビット多重フレームの整数倍にするものである。
の整数倍にするものであり、遅延調整回路４は一巡伝搬
時間をビット多重フレームの整数倍にするものである。
これら遅延調整回路３．４はそれぞれ可変長バッファ３
１４１、同期信号検出回路３２．４２、位相比較器３３
．４３から構成されている。展開回路７は、ビット多重
により多重されているループネットワークを、３個の論
理的なループ、すなわち回線交換型ループとスロット型
ループとトークンループとに展開するものである。遅延
調整回線５は、ループ一巡伝搬時間を、フレーム周期１
２５μｓｅｃの整数倍にするためのものであり、一方遅
延調整回路６は、ループ一巡伝（般時間を、スロット周
期の整数倍にするだめのものである。同期パターン発生
回路９は、ビット多重フレームの同期ピッ）ＦＢのパタ
ーンを発生させるためのものである。多重化回路８は、
回線交換型ループとスロット型ループとトークンループ
とを多重伝送路に多重するためのものである。タイミン
グ回路１０は、遅延調整回路３，４、展開回路７、多重
化回路８への基準クロック信号など供給するためのもの
である。
１４１、同期信号検出回路３２．４２、位相比較器３３
．４３から構成されている。展開回路７は、ビット多重
により多重されているループネットワークを、３個の論
理的なループ、すなわち回線交換型ループとスロット型
ループとトークンループとに展開するものである。遅延
調整回線５は、ループ一巡伝搬時間を、フレーム周期１
２５μｓｅｃの整数倍にするためのものであり、一方遅
延調整回路６は、ループ一巡伝（般時間を、スロット周
期の整数倍にするだめのものである。同期パターン発生
回路９は、ビット多重フレームの同期ピッ）ＦＢのパタ
ーンを発生させるためのものである。多重化回路８は、
回線交換型ループとスロット型ループとトークンループ
とを多重伝送路に多重するためのものである。タイミン
グ回路１０は、遅延調整回路３，４、展開回路７、多重
化回路８への基準クロック信号など供給するためのもの
である。
以上のような構成の伝搬時間調整装置において、遅延調
整回路３の同期信号検出回路３２は、入力端子２０から
供給されるループ２上の信号からクロック信号を抽出す
る。位相比較器３３は、抽出されたクロック信号とタイ
ミング回路１０より供給される基準クロック信号１３と
の位相を比較し、ループ一巡の伝搬時間がビット周期の
整数倍となるよう可変長バッファ３１の遅延量を制御す
る。遅延調整回路４においては、同期信号検出回路４２
は、ビット多重フレーム（第３図）の同期ｅツ）ＦＢの
検出を行なう。位相比較器４３は、同期ピッ）ＦＢの検
出位相と、タイミング回路１０より供給される基準ビッ
ト多重フレーム位相とを比較し、一巡伝搬時間をビット
多重フレームの整数倍になるよう可変長バッファ４１の
遅延量を制御する。以上の制御はビット多重ループにお
いて基本的に必要なものであるが、次に本発明による制
御について説明する。
整回路３の同期信号検出回路３２は、入力端子２０から
供給されるループ２上の信号からクロック信号を抽出す
る。位相比較器３３は、抽出されたクロック信号とタイ
ミング回路１０より供給される基準クロック信号１３と
の位相を比較し、ループ一巡の伝搬時間がビット周期の
整数倍となるよう可変長バッファ３１の遅延量を制御す
る。遅延調整回路４においては、同期信号検出回路４２
は、ビット多重フレーム（第３図）の同期ｅツ）ＦＢの
検出を行なう。位相比較器４３は、同期ピッ）ＦＢの検
出位相と、タイミング回路１０より供給される基準ビッ
ト多重フレーム位相とを比較し、一巡伝搬時間をビット
多重フレームの整数倍になるよう可変長バッファ４１の
遅延量を制御する。以上の制御はビット多重ループにお
いて基本的に必要なものであるが、次に本発明による制
御について説明する。
展開回路７はタイミング回路１０より供給されるタイミ
ング信号１５にもとづき３個の論理的なループに展開す
る。論理ループ１１を回線交換型ループ、論理ループ１
２をスロット型ループ、論理ループ１３をトークンルー
プとする。トークンルーズのループ一巡伝搬時間はクロ
ック周期（ビット多重ループではビット多重フレーム周
期）の整数倍で良いので、論理ループ１３は展開回路７
と多重化回路８とを直結するだけで良い。
ング信号１５にもとづき３個の論理的なループに展開す
る。論理ループ１１を回線交換型ループ、論理ループ１
２をスロット型ループ、論理ループ１３をトークンルー
プとする。トークンルーズのループ一巡伝搬時間はクロ
ック周期（ビット多重ループではビット多重フレーム周
期）の整数倍で良いので、論理ループ１３は展開回路７
と多重化回路８とを直結するだけで良い。
遅延調整回路５，６の動作を説明するにあたり、構成の
詳細を第５図に示す。なお、遅延調整回路５．６は同一
の構成を有するため、１つの回路のみを代表的に示して
いる。遅延調整回路は、メモリ５１、同期信号検出回路
５２、位相差検出器５３、カウンタ５４、ラッチ回路５
５、加算器５６．５７、基準位相源５８とから構成され
ている。メモリ５１．カウンタ５４及び加算器５６は、
遅延量を変えることのできる可変遅延回路を構成し、ラ
ッチ回路５５及び加算器５７は前記遅延量を設定する遅
延量設定回路を構成する。
詳細を第５図に示す。なお、遅延調整回路５．６は同一
の構成を有するため、１つの回路のみを代表的に示して
いる。遅延調整回路は、メモリ５１、同期信号検出回路
５２、位相差検出器５３、カウンタ５４、ラッチ回路５
５、加算器５６．５７、基準位相源５８とから構成され
ている。メモリ５１．カウンタ５４及び加算器５６は、
遅延量を変えることのできる可変遅延回路を構成し、ラ
ッチ回路５５及び加算器５７は前記遅延量を設定する遅
延量設定回路を構成する。
さらに、同期信号検出回路５２１位相差検出器及び遅延
量設定回路は、遅延量設定回路を構成する。
量設定回路は、遅延量設定回路を構成する。
以上のような遅延調整回路５．６において、メモリ５１
は、展開された信号を入力する。このときの書きこみア
ドレスはカウンタ５４が与える。加算器５６は、この書
きこみアドレスとラッチ回路５５の保持値とを加算し読
みだしアドレスを与える。従って、メモリ５１はラッチ
回路５５の保持値の示す長さの遅延回路として動作する
。この遅延量の制御について説明する。展開された信号
は同期信号検出回路５２にも供給される。位相差検出器
５３は同期信号検出回路５２の検出位相と基準位相５８
からの基準位相との位相差を加算器５７に供給する。遅
延調整回路５においては、同期信号検出回路５２は第４
図（ａ）に示す同期信号Ｆの検出を行ない、基準位相源
５８は１フレームの周期で基準位相を出力する。遅延調
整回路６においては、同期信号検出回路５２は第４図（
ｂ）に示す同期フラグＳＹＨの検出を行ない、基準位相
源５８は１スロツトの周期で基準位相を出力する。基準
位相との位相差量は加算器５７に供給される。加算器５
７は、ラッチ回路５５の保持値と前記の位相差量とを加
算し、再びラッチ回路５５に保持させる。以上の制御に
より基準位相源５８の基準位相の１周期で所望の遅延量
を設定することができる。この設定が終了すると、位相
差検出器５３が出力する位相差量は零となり、ラッチ回
路５５の保持値は固定され、メモリ５１による遅延量も
固定される。この結果、遅延調整回路５は論理ループ１
１の一巡伝搬時間をフレーム周期の整数倍に、遅延調整
回路６は論理ループ１２の一巡伝搬時間をスロット周期
の整数倍に設定される。
は、展開された信号を入力する。このときの書きこみア
ドレスはカウンタ５４が与える。加算器５６は、この書
きこみアドレスとラッチ回路５５の保持値とを加算し読
みだしアドレスを与える。従って、メモリ５１はラッチ
回路５５の保持値の示す長さの遅延回路として動作する
。この遅延量の制御について説明する。展開された信号
は同期信号検出回路５２にも供給される。位相差検出器
５３は同期信号検出回路５２の検出位相と基準位相５８
からの基準位相との位相差を加算器５７に供給する。遅
延調整回路５においては、同期信号検出回路５２は第４
図（ａ）に示す同期信号Ｆの検出を行ない、基準位相源
５８は１フレームの周期で基準位相を出力する。遅延調
整回路６においては、同期信号検出回路５２は第４図（
ｂ）に示す同期フラグＳＹＨの検出を行ない、基準位相
源５８は１スロツトの周期で基準位相を出力する。基準
位相との位相差量は加算器５７に供給される。加算器５
７は、ラッチ回路５５の保持値と前記の位相差量とを加
算し、再びラッチ回路５５に保持させる。以上の制御に
より基準位相源５８の基準位相の１周期で所望の遅延量
を設定することができる。この設定が終了すると、位相
差検出器５３が出力する位相差量は零となり、ラッチ回
路５５の保持値は固定され、メモリ５１による遅延量も
固定される。この結果、遅延調整回路５は論理ループ１
１の一巡伝搬時間をフレーム周期の整数倍に、遅延調整
回路６は論理ループ１２の一巡伝搬時間をスロット周期
の整数倍に設定される。
多重化回路８は、展開された論理ループ１１．１２ 。
１３ト、ビット多重フレームの同期ビットＦＢのパター
ンを発生させる同期パターン発生回路９の出力を多重し
て出力端子２１に供給する。この結果、第３図に示すビ
ット列がループ２に出力される。
ンを発生させる同期パターン発生回路９の出力を多重し
て出力端子２１に供給する。この結果、第３図に示すビ
ット列がループ２に出力される。
以上、ビット多重を例に本発明の詳細な説明を行なった
が、オクテツト多重により複数の論理的なループを収容
する場合も、同じ方法により実施できることは明らかで
ある。
が、オクテツト多重により複数の論理的なループを収容
する場合も、同じ方法により実施できることは明らかで
ある。
以上説明したように、本発明によればディジタル多重ル
ープを構成する各論理ループに最適なループ一巡伝搬時
間を設定できるため、多岐にわたる要求に対応するため
種々のアクセス方式あるいはフレーム方式のループネッ
トワークを効率を損うことなく物理的に１個のループネ
ットワークに統合することができる。
ープを構成する各論理ループに最適なループ一巡伝搬時
間を設定できるため、多岐にわたる要求に対応するため
種々のアクセス方式あるいはフレーム方式のループネッ
トワークを効率を損うことなく物理的に１個のループネ
ットワークに統合することができる。
第１図は本発明の一実施例を示す図、
第２図はループネットワークの一般的な構成を示す図、
第３図はビット多重ループの信号フレームの構成を示す
図、 第４図は回線交換型ループ及びスロット型ループの信号
フレームの構成を示す図、 第５図は第１図の実施例に用いる遅延調整回路の構成を
示す図である。 １ ・・・・・・・・・・・・・・・・・・ 制御ステ
ーション２ ・・・・・・・・・・・・・・・・・・
ループ１０１、１０２．１０３・・・・・・ ノードス
テーション３．４，５．６・・・ 遅延調整回路 ７ ・・・・・・・・・・・・・・・・・・ 展開回路
８ ・・・・・・・・・・・・・・・・・・ 多重化回
路９ ・・・・・・・・・・・・・・・・・・ 同期パ
ターン発生回路１０ ・・・・・・・・・・・・・・
・・・・ タイミング回路３１．４１・・・・・・・・
・・・・・・・ 可変長バッファ３２、４２．５２・・
・・・・・・・・・ 同期信号検出回路３３．４３・・
・・・・・・・・・・・・・ 位相比較器５１ ・・
・・・・・・・・・・・・・・・・ メモリ５３ ・
・・・・・・・・・・・・・・・・・ 位相差検出器５
４ ・・・・・・・・・・・・・・・・・・ カウン
タ５５ ・・・・・・・・・・・・・・・・・・ ラ
ッチ５６、５７・・・・・・・・・・・・・・・ 加算
器５８ ・・・・・・・・・・・・・・・・・・ 基
準位相源代理人 弁理士 岩 佐 義 幸 東２図 第 ３ 図 第 ４ 図 ＝１フレーム （周期＋２５）ＩＳｅＣ）−一姻Ｉ＝−
１ス。９１．ト→ 第 ５ 図
図、 第４図は回線交換型ループ及びスロット型ループの信号
フレームの構成を示す図、 第５図は第１図の実施例に用いる遅延調整回路の構成を
示す図である。 １ ・・・・・・・・・・・・・・・・・・ 制御ステ
ーション２ ・・・・・・・・・・・・・・・・・・
ループ１０１、１０２．１０３・・・・・・ ノードス
テーション３．４，５．６・・・ 遅延調整回路 ７ ・・・・・・・・・・・・・・・・・・ 展開回路
８ ・・・・・・・・・・・・・・・・・・ 多重化回
路９ ・・・・・・・・・・・・・・・・・・ 同期パ
ターン発生回路１０ ・・・・・・・・・・・・・・
・・・・ タイミング回路３１．４１・・・・・・・・
・・・・・・・ 可変長バッファ３２、４２．５２・・
・・・・・・・・・ 同期信号検出回路３３．４３・・
・・・・・・・・・・・・・ 位相比較器５１ ・・
・・・・・・・・・・・・・・・・ メモリ５３ ・
・・・・・・・・・・・・・・・・・ 位相差検出器５
４ ・・・・・・・・・・・・・・・・・・ カウン
タ５５ ・・・・・・・・・・・・・・・・・・ ラ
ッチ５６、５７・・・・・・・・・・・・・・・ 加算
器５８ ・・・・・・・・・・・・・・・・・・ 基
準位相源代理人 弁理士 岩 佐 義 幸 東２図 第 ３ 図 第 ４ 図 ＝１フレーム （周期＋２５）ＩＳｅＣ）−一姻Ｉ＝−
１ス。９１．ト→ 第 ５ 図
Claims (4)
- （１）複数個の論理的なループ状伝送路がディジタル多
重により多重されているループネットワークにおいて多
重伝送路を前記複数個の論理的なループ状伝送路に展開
し、展開された前記複数個の論理的なループ状伝送路毎
にループ一巡の伝搬時間を調整することを特徴とする伝
搬時間調整方法。 - （２）前記複数個の論理的なループ状伝送路のループ一
巡の伝搬時間のうち少なくとも１個のループ状伝送路の
伝搬時間の値を他のループ状伝送路の伝搬時間と異なる
値に設定することを特徴とする特許請求の範囲第１項記
載の伝搬時間調整方法。 - （３）複数個の論理的なループ状伝送路がディジタル多
重により多重されているループネットワークにおいて、
前記複数個の論理的なループ状伝送路毎にループ一巡の
伝搬時間を調整する伝搬時間調整装置であって、多重伝
送路を前記複数個の論理的なループ状伝送路に展開する
展開回路と、展開された複数個の伝送路の少なくとも一
部に設けられる可変遅延回路と、前記可変遅延回路の遅
延量を制御する遅延制御回路と前記展開された複数個の
論理的なループ状伝送路を多重伝送路に多重する多重化
回路とを備えることを特徴とする伝搬時間調整装置。 - （４）前記遅延制御回路は、展開された伝送路上の信号
フレームの同期信号を検出する同期信号検出回路と、所
定の周期のクロックを発生する基準位相源と、前記同期
信号検出回路より出力される同期信号の検出位相と基準
位相を与える前記クロックとの位相差量を検出する位相
差検出回路と、前記位相差に基づき前記可変遅延回路の
遅延量を設定する遅延量設定回路とを備え、前記基準位
相源の与える周期を前記展開された伝送路毎に設定し、
設定された複数の周期のうち少なくとも１つを他と異な
る値にすることを特徴とする特許請求の範囲第３項記載
の伝搬時間調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15597085A JPS6218152A (ja) | 1985-07-17 | 1985-07-17 | デイジタル多重ル−プネツトワ−クにおける伝搬時間調整方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15597085A JPS6218152A (ja) | 1985-07-17 | 1985-07-17 | デイジタル多重ル−プネツトワ−クにおける伝搬時間調整方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218152A true JPS6218152A (ja) | 1987-01-27 |
Family
ID=15617515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15597085A Pending JPS6218152A (ja) | 1985-07-17 | 1985-07-17 | デイジタル多重ル−プネツトワ−クにおける伝搬時間調整方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218152A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453649A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Loop-shaped virtual lan system |
| JPH04215341A (ja) * | 1990-12-13 | 1992-08-06 | Sumitomo Electric Ind Ltd | データの受信タイミング補正装置 |
| FR2693333A1 (fr) * | 1992-07-03 | 1994-01-07 | Thomson Csf | Dispositif de recalage d'informations multiplexées. |
| US5778188A (en) * | 1994-11-02 | 1998-07-07 | Fujitsu Limited | System for controlling delays in a ring by assembling subframes with a variable-delay by a master node, and with a fixed-delay by other nodes |
| US5800923A (en) * | 1995-08-29 | 1998-09-01 | E. I. Du Pont De Nemours And Company | Acid composition comprising a coated polyvalent carboxylic acid solid particle and a powder coating comprising the same |
| US6485742B1 (en) | 1999-04-05 | 2002-11-26 | Basf Aktiengesellschaft | Process for producing coated preparation and its use |
-
1985
- 1985-07-17 JP JP15597085A patent/JPS6218152A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453649A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Loop-shaped virtual lan system |
| JPH04215341A (ja) * | 1990-12-13 | 1992-08-06 | Sumitomo Electric Ind Ltd | データの受信タイミング補正装置 |
| FR2693333A1 (fr) * | 1992-07-03 | 1994-01-07 | Thomson Csf | Dispositif de recalage d'informations multiplexées. |
| US5778188A (en) * | 1994-11-02 | 1998-07-07 | Fujitsu Limited | System for controlling delays in a ring by assembling subframes with a variable-delay by a master node, and with a fixed-delay by other nodes |
| US5800923A (en) * | 1995-08-29 | 1998-09-01 | E. I. Du Pont De Nemours And Company | Acid composition comprising a coated polyvalent carboxylic acid solid particle and a powder coating comprising the same |
| US6485742B1 (en) | 1999-04-05 | 2002-11-26 | Basf Aktiengesellschaft | Process for producing coated preparation and its use |
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