JPS62181469A - Manufacture of transistor - Google Patents
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- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、エミッタおよびベースコンタクト部分を自己
整合で形成し、１ヘランジスタの小形化およびベース電
極配線の抵抗の低減を図るようにしたバイポーラ１−ラ
ンジスタの製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a bipolar 1 transistor in which the emitter and base contact portions are formed in self-alignment to reduce the size of the 1 transistor and the resistance of the base electrode wiring. -Relates to a method of manufacturing a transistor.
（従来の技術）
１−ランジスタのエミッタ領域およびベースコンタクト
領域を自己整合で形成し、トランジスタの小形化を図る
製造方法の一つとして、特開昭６０−１７５４５２号公
報に記載された方法がある。(Prior art) 1- As one of the manufacturing methods for forming the emitter region and base contact region of a transistor in a self-aligned manner to reduce the size of the transistor, there is a method described in Japanese Patent Application Laid-Open No. 175452/1982. .
第２図は、この製造方法で形成されたトランジスタの断
面構造を示したものである。このトランジスタは、まず
高不純物濃度のｎ型シリコン基板１の上に低不純物濃度
のｎ型のエピタキシャル層２を成長させ、さらに、この
上に酸化シリコン膜３を形成する工程、ベース形成領域
上の酸化シリコン膜３を除去して開口を設け、ｎ型の不
純物をドープした第１の多結晶シリコン膜４を開口およ
びその周辺に選択的に形成する工程、第１の多結晶シリ
コン膜４の中にドープしたｎ型の不純物をｎ型のエピタ
キシャル層２へ拡散させｎ型のベース領域５を形成する
とともに、第１の多結晶シリコン膜４の表面を酸化シリ
コン膜６に変換するための熱処理工程、ｎ型ベース領域
５」二にエミッタ形成用の開口を形成した後、開口の底
面および側面を酸化シリコン膜７に変換し、さらに、垂
直エツチング法により開口の底面にある酸化シリコン膜
を除去する工程、この工程で形成した開口内にｎ型の不
純物をドープした第２の多結晶シリコン１１侍８を選択
的に形成する工程、第２の多結晶シリコン膜８の中にド
ープしたｎ型の不純物をｎ型ベース領域５の中に拡散さ
せｎ型のエミッタ領域９を形成する工程およびｎ型ベー
ス領域５に接する第１の多結晶シリコン膜４とｎ型エミ
ッタ領域に接する第２の多結晶シリコン膜８に電極１０
を形成する工程を経ることによって形成される。FIG. 2 shows a cross-sectional structure of a transistor formed by this manufacturing method. This transistor is manufactured by first growing an n-type epitaxial layer 2 with a low impurity concentration on an n-type silicon substrate 1 with a high impurity concentration, and then forming a silicon oxide film 3 on this. A step of removing the silicon oxide film 3 to form an opening, and selectively forming a first polycrystalline silicon film 4 doped with an n-type impurity in and around the opening, inside the first polycrystalline silicon film 4; A heat treatment step for diffusing n-type impurities doped into the n-type epitaxial layer 2 to form an n-type base region 5 and converting the surface of the first polycrystalline silicon film 4 into a silicon oxide film 6 After forming an opening for forming an emitter in the n-type base region 5'', the bottom and side surfaces of the opening are converted into a silicon oxide film 7, and the silicon oxide film on the bottom of the opening is removed by vertical etching. A step of selectively forming a second polycrystalline silicon layer 8 doped with n-type impurities in the opening formed in this step; A process of diffusing impurities into the n-type base region 5 to form the n-type emitter region 9, and forming the first polycrystalline silicon film 4 in contact with the n-type base region 5 and the second polycrystalline silicon film in contact with the n-type emitter region. Electrode 10 on silicon film 8
It is formed by going through the process of forming.
（発明が解決しようとする問題点）
ところが、このような従来のトランジスタの製造方法に
は、エミッタを形成するためにあけられた開口の底面お
よび側面を酸化シリコン膜に変換する工程が存在するが
、この工程でベース電極となる第１の多結晶シリコン膜
の表面も酸化シリコン膜に変換される。このため多結晶
シリコン層の厚みが薄くなり電極抵抗が大きくなるとい
う不都合が生じる。(Problems to be Solved by the Invention) However, such conventional transistor manufacturing methods include a step of converting the bottom and side surfaces of the opening formed to form the emitter into a silicon oxide film. In this step, the surface of the first polycrystalline silicon film that will become the base electrode is also converted into a silicon oxide film. This causes a disadvantage that the thickness of the polycrystalline silicon layer becomes thinner and the electrode resistance increases.
（問題点を解決するための手段）
本発明のトランジスタの製造方法は、コレクタ領域とな
る一導電型のシリコン基板上にノンドープの第１の多結
晶シリコン膜と第１の酸化シリコン１摸と窒化シリコン
膜とを順次形成する工程、最上層となる前記窒化シリコ
ン膜の上でベース形成領域およびベース配線形成領域を
除く表面部分にレジスト膜を被着した後、シリコン基板
とは逆導電型の不純物をイオン注入し、前記レジスト膜
に覆われていない部分の第１の多結晶シリコン膜内に不
純物を注入する工程、前記レジスト膜を除去し、次いで
前記窒化シリコン膜の上に第２の酸化シリコン膜を形成
した後、熱処理を施して第１の多結晶シリコン膜中の不
純物をシリコン基板内に拡散させてベース領域を形成す
る工程、第１の多結晶シリコン膜、第１の酸化シリコン
膜、窒化シリコン膜および第２の酸化シリコン膜の積層
体を選択的に除去し、第１の多結晶シリコン膜からなる
ベース電極配線部を形成するとともにベース領域上にエ
ミッタ形成用の開口を形成する工程、窒化シリコン膜を
マスクとして開口の底面および側面を第３の酸化シリコ
ン膜に変換する工程、異方性エツチングにより開口の底
面の第３の酸化シリコン膜を除去する工程、開口内に前
記シリコン基板と同一導電型の不純物をドープした第２
の多結晶シリコン膜を選択的に形成する工程、熱処理を
施して第２の多結晶シリコン膜内の不純物をベース領域
内に拡散させてエミッタ領域を形成する工程からなるも
のである。(Means for Solving the Problems) A method for manufacturing a transistor according to the present invention includes forming a non-doped first polycrystalline silicon film, a sample of first silicon oxide, and a nitrided silicon film on a silicon substrate of one conductivity type to serve as a collector region. After depositing a resist film on the surface portion of the silicon nitride film, which is the uppermost layer, excluding the base formation region and the base wiring formation region, an impurity having a conductivity type opposite to that of the silicon substrate is deposited. a step of ion-implanting impurities into the first polycrystalline silicon film in a portion not covered by the resist film, removing the resist film, and then implanting a second silicon oxide film on the silicon nitride film. After forming the film, performing heat treatment to diffuse impurities in the first polycrystalline silicon film into the silicon substrate to form a base region, a first polycrystalline silicon film, a first silicon oxide film, A step of selectively removing the stacked body of the silicon nitride film and the second silicon oxide film to form a base electrode wiring portion made of the first polycrystalline silicon film and forming an opening for forming an emitter on the base region. , a step of converting the bottom and side surfaces of the opening into a third silicon oxide film using the silicon nitride film as a mask, a step of removing the third silicon oxide film on the bottom of the opening by anisotropic etching; A second doped with an impurity of the same conductivity type as
This step consists of a step of selectively forming a second polycrystalline silicon film, and a step of performing heat treatment to diffuse impurities in the second polycrystalline silicon film into the base region to form an emitter region.
（作 用）
このトランジスタの製造方法によれば、エミッタ形成用
の開口の底部と側面を酸化シリコン膜に変換するのに、
第１の多結晶シリコン膜上の窒化シリコン膜をマスクと
して行なうことができるため、多結晶シリコン暎の表面
が酸化シリコン膜に変換されず、従って膜厚の減少がな
く、電極抵抗を小さくすることができる。(Function) According to this method of manufacturing a transistor, the bottom and side surfaces of the opening for forming an emitter are converted into a silicon oxide film.
Since the silicon nitride film on the first polycrystalline silicon film can be used as a mask, the surface of the polycrystalline silicon film is not converted into a silicon oxide film, so there is no reduction in film thickness and the electrode resistance can be reduced. I can do it.
（実施例）
本発明による１−ランジスタの製造方法の一実施例を、
第１１図に示した選択酸化膜分離方式による半導体集積
回路の製造工程を参照して説明する。(Example) An example of the method for manufacturing a 1-transistor according to the present invention is as follows:
The manufacturing process of a semiconductor integrated circuit using the selective oxide film separation method shown in FIG. 11 will be described.
まず、第１図（ａ）に示したように、ｎ型単結晶シリコ
ン基板１１の中にアンチモン（Ｓｂ）あるいは砒ｉ （
Ａｓ）をドープしてｎ１！：！埋込ＷｊＬ２を形成した
後、ｎ型単結晶シリコン基板１１の表面全体に比抵抗が
０．２〜１０Ω印のｎ型シリコン層１３を０．５〜２μ
ｍの厚さにエピタキシャル成長させる。次いで、選択酸
化法によりｎ型シリコン層１３を貫通するようにして素
子分離用の酸化シリコン膜１４とコレクタ分離用の酸化
シリコン膜１５とを選択的に形成する。First, as shown in FIG. 1(a), an n-type single crystal silicon substrate 11 is filled with antimony (Sb) or arsenic (
Dope As) and n1! :! After forming the buried WjL2, an n-type silicon layer 13 with a resistivity of 0.2-10Ω is deposited on the entire surface of the n-type single crystal silicon substrate 11 to a thickness of 0.5-2μ.
Epitaxial growth is performed to a thickness of m. Next, a silicon oxide film 14 for element isolation and a silicon oxide film 15 for collector isolation are selectively formed to penetrate the n-type silicon layer 13 by selective oxidation.
このとき、素子分離用の酸化シリコン膜１４の下にはｎ
型のチャンネルストッパ領域１６を形成する。At this time, under the silicon oxide film 14 for element isolation, n
A channel stopper region 16 of the mold is formed.
次いで、選択酸化のためにｎ型シリコン膜１３上しご形
成した膜をすべて除去し、化学気相成長（ＣｖＤ）法で
表面全域に膜厚が約４０００人でノンドープの多結晶シ
リコン膜１７を形成した後、この表面を熱酸化処理によ
り約５００人の厚さの酸化シリコン膜１８に変換し、さ
らに、この酸化シリコン膜１８の上にＣＶＤ法で膜厚が
約１０００人の窒化シリコン膜１９を形成する。Next, all the films formed on the n-type silicon film 13 for selective oxidation are removed, and a non-doped polycrystalline silicon film 17 with a thickness of approximately 4000 nm is formed over the entire surface by chemical vapor deposition (CvD). After the formation, this surface is converted into a silicon oxide film 18 with a thickness of about 500 nm by thermal oxidation treatment, and then a silicon nitride film 19 with a thickness of about 1000 nm is formed on this silicon oxide film 18 by a CVD method. form.
次に、第１図（ｂ）に示したように、ベース形成領域お
よびベース電極配線層形成領域を除く表面部分にレジス
ト膜２０を被覆し、このレジスＩ・膜２０をマスクとし
て多結晶シリコン膜１７の中にボロンイオン（Ｂｏ）を
約５Ｘ１０”■−２のドーズ量で注入する。Next, as shown in FIG. 1(b), a resist film 20 is coated on the surface area excluding the base formation region and the base electrode wiring layer formation region, and a polycrystalline silicon film is coated with this resist film 20 as a mask. Boron ions (Bo) are implanted into the wafer 17 at a dose of about 5×10”×−2.
この後、第１図（Ｃ）に示したように、レジス１−膜２
０を除去して窒化シリコン膜１９を露出させ、この上に
ＣＶＤ法で厚さが約１ｏｏｏ人の酸化シリコン膜２１を
形成し、次いで、熱処理を施すことにより多結晶シリコ
ン膜１７の中にドープされているボロン不純物をｎ型シ
リコン層１３の中に拡散させてｎ型のベース領域２２を
形成する。この処理が完了したのち多結晶シリコン層１
７．酸化シリコン膜１８゜窒化シリコン膜１９および酸
化シリコン膜２１の積層膜を選択的に除去して多結晶シ
リコン膜１７によるベース電極配線部を形成するととも
に、ベース領Ｊ或２２の上にエミッタ形成用のｒｊＦＪ
ｒ７２３を形成する。After this, as shown in FIG. 1(C), the resist 1-film 2
0 is removed to expose the silicon nitride film 19, on which a silicon oxide film 21 of about 100 mm thick is formed by CVD, and then heat treatment is performed to dope the polycrystalline silicon film 17. The boron impurity thus prepared is diffused into the n-type silicon layer 13 to form an n-type base region 22. After this process is completed, the polycrystalline silicon layer 1
7. Silicon oxide film 18 The laminated film of silicon nitride film 19 and silicon oxide film 21 is selectively removed to form a base electrode wiring portion of polycrystalline silicon film 17, and a layer for emitter formation is formed on base region J or 22. rjFJ
Form r723.
次に、第１図（ｄ）に示したように、窒化シリコン膜１
９をマスクとして、熱酸化処理を施し、開口２３の底面
と側面およびコレクタコンタクト形成領域」二に熱酸化
シリコン膜２４を形成する。この熱酸化シリコン膜２４
が薄い場合にはさらに、全面にＣＶＤ法により酸化シリ
コン膜２５を形成する。Next, as shown in FIG. 1(d), the silicon nitride film 1
Using 9 as a mask, a thermal oxidation process is performed to form a thermally oxidized silicon film 24 on the bottom and side surfaces of the opening 23 and the collector contact formation region. This thermally oxidized silicon film 24
If the silicon oxide film 25 is thin, a silicon oxide film 25 is further formed on the entire surface by CVD.
次いで、第１図（ｅ）に示したように、異方性ドライエ
ツチングにより酸化シリコン膜を垂直方向にエツチング
し、開口２３の底面およびコレクタコンタクト形成領域
上を覆う酸化シリコン膜２４．２５を除去し、開口２３
の側面のみに酸化シリコン膜を残す。この処理によって
開口２３の側面に残す酸化シリコン膜の膜厚を制御する
ことにより、エミッタとベース電極間の距離をζｆｉｌ
制御することができ。Next, as shown in FIG. 1(e), the silicon oxide film is vertically etched by anisotropic dry etching to remove the silicon oxide films 24 and 25 covering the bottom of the opening 23 and the collector contact formation region. and opening 23
The silicon oxide film is left only on the sides. By controlling the thickness of the silicon oxide film left on the side surface of the opening 23 through this process, the distance between the emitter and base electrode can be reduced by ζfil.
can be controlled.
この距離を短くすることによりベース抵抗を下げること
ができる。この後、ＣＶＯ法で表面全域にノンドープの
多結晶シリコン膜２６を約４０００人の厚さに形成し、
さらに、砒素イオン（Ａｓ”）あるいはリンイオン（Ｐ
゛）を約Ｉ Ｘ １０” ｃｍ−”のドーズ量で多結晶
シリコン膜２６の中にイオン注入して多結晶シリコン膜
２６をｎ型の多結晶シリコン膜とする。By shortening this distance, the base resistance can be lowered. After that, a non-doped polycrystalline silicon film 26 is formed to a thickness of approximately 4000 nm over the entire surface using the CVO method.
Furthermore, arsenic ions (As”) or phosphorus ions (P
2) is ion-implanted into the polycrystalline silicon film 26 at a dose of about I x 10"cm-" to make the polycrystalline silicon film 26 an n-type polycrystalline silicon film.
最後に、第１図（ｆ）に示したように、ｎ型多結晶シリ
コン膜２６を選択的に除去してエミッタ形成領域および
コレクタコンタクト形成領域の上にのみ残し、さらに、
酸化性雰囲気中で熱処理を施し 。Finally, as shown in FIG. 1(f), the n-type polycrystalline silicon film 26 is selectively removed to remain only on the emitter formation region and the collector contact formation region, and further,
Heat treated in an oxidizing atmosphere.
てｎ型多結晶シリコン膜２６の中にドープされているｎ
型不純物を拡散させ、エミッタ領域２７およびコレクタ
コンタクト領域２８を形成する。なお、この工程で多結
晶シリコン膜２６の表面は酸化シリコン膜２９に変換さ
れる。n doped in the n-type polycrystalline silicon film 26.
Type impurities are diffused to form emitter region 27 and collector contact region 28. Note that in this step, the surface of the polycrystalline silicon film 26 is converted into a silicon oxide film 29.
なお、酸化シリコンＩｔ！Ｊ １８は、多結晶シリコン
膜１７と窒化シリコン膜１９との接着をよくするために
、また、酸化シリコン膜２１は、窒化シリコン膜１９と
多結晶シリコン膜２６との接着をよくするために形成さ
れたものである。In addition, silicon oxide It! J18 is formed to improve the adhesion between the polycrystalline silicon film 17 and the silicon nitride film 19, and the silicon oxide film 21 is formed to improve the adhesion between the silicon nitride film 19 and the polycrystalline silicon film 26. It is what was done.
（発明の効果）
本発明のトランジスタの製造方法によれば、エミッタと
ベースコンタクト部分を自己整合で形成してトランジス
タ素子の小形化を図るとともに、窒化シリコン膜をマス
クとして酸化を行なうため。(Effects of the Invention) According to the method for manufacturing a transistor of the present invention, the emitter and base contact portions are formed in self-alignment to reduce the size of the transistor element, and oxidation is performed using a silicon nitride film as a mask.
ベース電極配線用の多結晶シリコン層の酸化を防ぐこと
ができ、したがって、膜厚が簿くなることがなく、ベー
ス電極配線抵抗を小さくすることができる効果がある。Oxidation of the polycrystalline silicon layer for the base electrode wiring can be prevented, so that the film thickness does not become too large and the base electrode wiring resistance can be reduced.
第１図は、本発明の一実施例のトランジスタの製造方法
を酸化膜分離方式による半導体集積回路の例で示した図
、第２図は、従来のエミッタとベースコンタクト部分を
自己整合で形成したトランジスタの断面図である。
１１・・・ｐ型シリコン基板、 １２・・・ｎ型埋込層
、１３・・・ｎ型シリコン層、 １４・・・素子分離用
酸化シリコン膜、１５・・・コレクタ分離用酸化シリコ
ン膜、１６・・・チャンネルストッパ領域、 １７．２
６・・・多結晶シリコン膜、 １８゜２１、２４・・・
酸化シリコン膜、 １９・・・窒化シリコン膜、２０・
・・レジスト膜、 ２２・・・ベース領域、 ２３・・
・開口、２５・・・ＣＶＤ法による酸化シリコン膜、
２７・・・エミッタ領域、２８・・・コレクタコンタク
１へ領域。
特許出願人 松下電子工業株式会社
第１図
（ａ）
＋９−！イＬ／“ノ」ン８夛（
第 １ 図
（ｂ）
２０・・・ｂノ入ト
第１図
（Ｃ）
バー 開口
第 １ ｆ’、／１
（ｄ）
２４−Ａ！Ｊ変イ乙ン゛Ｊつ ノ膜
２５−−ＣＶＩＩＡ＋：ｕ 昂Ｎ４Ｌ’＞’Ｉコ ／
ａ第 １ 図
（ｅ）
２６６．−汐結晶ン°ｊコノ腹Fig. 1 is a diagram showing an example of a semiconductor integrated circuit using an oxide film isolation method, showing a method for manufacturing a transistor according to an embodiment of the present invention, and Fig. 2 is a diagram showing a method for manufacturing a transistor according to an embodiment of the present invention using an example of a semiconductor integrated circuit using an oxide film separation method. FIG. 2 is a cross-sectional view of a transistor. DESCRIPTION OF SYMBOLS 11... P-type silicon substrate, 12... N-type buried layer, 13... N-type silicon layer, 14... Silicon oxide film for element isolation, 15... Silicon oxide film for collector isolation, 16...Channel stopper area, 17.2
6... Polycrystalline silicon film, 18°21, 24...
silicon oxide film, 19... silicon nitride film, 20.
...Resist film, 22...Base region, 23...
・Opening, 25...Silicon oxide film by CVD method,
27... Emitter area, 28... Area to collector contact 1. Patent applicant: Matsushita Electronics Co., Ltd. Figure 1 (a) +9-! I L / “No” 8 pieces (Fig. 1 (b) 20...b in Fig. 1 (C) Bar opening 1st f', /1 (d) 24-A!J change NJ Tsunomembrane 25--CVIIA+:u N4L'>'I/
aFigure 1(e) 266. - Shio Crystal N°j Kono Belly
Claims (2)
ノンドープの第１の多結晶シリコン膜、第１の酸化シリ
コン膜および窒化シリコン膜を順次積層する工程、前記
窒化シリコン膜の上でベース形成領域およびベース配線
領域を除く部分をレジスト膜で選択的に被覆した後、前
記シリコン基板とは逆導電型の不純物をイオン注入し、
前記レジスト膜で被覆されていない部分の前記第１の多
結晶シリコン膜内に不純物を注入する工程、前記レジス
ト膜を除去し、次いで、前記窒化シリコン膜の上に第２
の酸化シリコン膜を形成した後、熱処理を施して前記第
１の多結晶シリコン膜中の不純物を前記シリコン基板内
に拡散させてベース領域を形成する工程、前記第１の多
結晶シリコン膜、第１の酸化シリコン膜、窒化シリコン
および第２の酸化シリコン膜の積層体を選択的に除去し
、前記第１の多結晶シリコン膜からなるベース電極配線
部を形成するとともに前記ベース領域上にエミッタ形成
用の開口を形成する工程、前記窒化シリコン膜をマスク
として前記開口の底面および側面を第３の酸化シリコン
膜に変換する工程、異方性エッチングにより前記開口の
底面の第３の酸化シリコン膜を除去する工程、前記開口
内に前記シリコン基板と同一導電型の不純物をドープし
た第２の多結晶シリコン膜を選択的に形成する工程、熱
処理を施して前記第２の多結晶シリコン膜内の不純物を
前記ベース領域内に拡散させてエミッタ領域を形成する
工程からなることを特徴とするトランジスタの製造方法
。(1) Step of sequentially laminating a non-doped first polycrystalline silicon film, a first silicon oxide film, and a silicon nitride film on a silicon substrate of one conductivity type that will become a collector region, and forming a base on the silicon nitride film. After selectively covering the area except the area and the base wiring area with a resist film, impurities having a conductivity type opposite to that of the silicon substrate are ion-implanted,
a step of implanting an impurity into the first polycrystalline silicon film in a portion not covered with the resist film, removing the resist film, and then implanting a second polycrystalline silicon film on the silicon nitride film.
forming a base region by performing heat treatment to diffuse impurities in the first polycrystalline silicon film into the silicon substrate; selectively removing a stack of a first silicon oxide film, silicon nitride, and a second silicon oxide film to form a base electrode wiring portion made of the first polycrystalline silicon film and forming an emitter on the base region; a step of converting the bottom and side surfaces of the opening into a third silicon oxide film using the silicon nitride film as a mask; and a step of converting the third silicon oxide film on the bottom of the opening by anisotropic etching. a step of selectively forming in the opening a second polycrystalline silicon film doped with impurities of the same conductivity type as the silicon substrate; and a step of performing heat treatment to remove the impurities in the second polycrystalline silicon film. A method for manufacturing a transistor, comprising the step of diffusing into the base region to form an emitter region.
化学気相成長法による酸化シリコン膜が形成されてなる
ことを特徴とする特許請求の範囲第（１）項記載のトラ
ンジスタの製造方法。(2) Manufacturing a transistor according to claim (1), wherein the third silicon oxide film is a silicon oxide film formed by chemical vapor deposition on a thermally oxidized silicon film. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218186A JPS62181469A (en) | 1986-02-05 | 1986-02-05 | Manufacture of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218186A JPS62181469A (en) | 1986-02-05 | 1986-02-05 | Manufacture of transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62181469A true JPS62181469A (en) | 1987-08-08 |
Family
ID=12075624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218186A Pending JPS62181469A (en) | 1986-02-05 | 1986-02-05 | Manufacture of transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181469A (en) |
-
1986
- 1986-02-05 JP JP2218186A patent/JPS62181469A/en active Pending
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