JPS617664A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、バイポーラトランジスタを含む半導体装置
およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial Application Field The present invention relates to a semiconductor device including a bipolar transistor and a method for manufacturing the same.
（ロ）従来技術
一般に、バイポーラトランジスタを含む半導体装置は、
外部からの汚染の影響を受すないように絶縁膜の膜厚を
厚くして（例えば、６０００〜７０００人位）パシヘー
ション効果を持たせている。(b) Prior art In general, semiconductor devices including bipolar transistors are
In order to avoid the influence of external contamination, the thickness of the insulating film is made thick (for example, about 6,000 to 7,000 people) to provide a passivation effect.
しかしながら、各コンタクトホールを形成する場合、前
記絶縁膜の膜厚を比較的厚（形成しているので、そのサ
イドエツチング量が大きくなる。However, when forming each contact hole, since the insulating film is formed to be relatively thick, the amount of side etching becomes large.
そのため、４後工程で電極を形成するとき、サイドエツ
チングによる電極の段差切れを引き起こす思れがある。Therefore, when forming the electrode in the fourth post-process, there is a possibility that the step of the electrode may be broken due to side etching.
また、サイドエツチングによってエミッタのコンタクト
ホールが正確に形成できない場合には、活性領域界面で
のヘース、エミッタ間ショートを引き起こす恐れがある
。Furthermore, if the emitter contact hole cannot be accurately formed by side etching, there is a risk of causing heat loss at the interface of the active region and shorting between the emitters.
また、活性領域の面積縮小のために比較的浅いベース層
およびエミッタ層を形成した場合の電極の形成時におい
て、エミッタ電極の電極材料が前記エミッタ層を突き抜
けてベース層まで＆透し、活性領域を破壊してしまう恐
れがある。従って、活性領域の面積を縮小するのが困難
なので、トランジスタの高周波特性の改善は望めない。In addition, when forming an electrode when a relatively shallow base layer and emitter layer are formed to reduce the area of the active region, the electrode material of the emitter electrode penetrates the emitter layer to the base layer and penetrates the active region. There is a risk of destroying it. Therefore, since it is difficult to reduce the area of the active region, it is not possible to improve the high frequency characteristics of the transistor.
従って、従来からの半導体装置によれば、製品としての
歩留りおよび信頼性の低下を招くこととなる。Therefore, with conventional semiconductor devices, the yield and reliability of the product will be reduced.
（ハ）目的
この発明は、トランジスタの高周波特性の改善を図ると
共に、製品として歩留りおよび信頼性の向上を図ること
のできる半導体装置およびその製造方法を提供すること
を目的としている。(c) Purpose The present invention aims to provide a semiconductor device and a method for manufacturing the same, which can improve the high frequency characteristics of a transistor and also improve the yield and reliability of the product.
（ニ）構成
第一の発明に係る半導体装置は、バイポーラトランジス
タを含む半導体装置であって、少なくともセル領域はバ
ッドオキサイドと、選択酸化のマスクとして用いられる
窒化膜とによって表面保護がなされ、エミッタ電極は、
エミッタ層に対する自己整合で形成されており、かつ、
少なくとも、エミッタ層とこの電極との間に、オーミッ
クコンタクトが良好で、しかも抵抗値の小さいコンタク
ト層を介在させたことを特徴としている。(d) Structure The semiconductor device according to the first invention is a semiconductor device including a bipolar transistor, in which at least the cell region is surface-protected with a bad oxide and a nitride film used as a mask for selective oxidation, and the emitter electrode teeth,
formed in self-alignment with the emitter layer, and
At least, a contact layer with good ohmic contact and low resistance is interposed between the emitter layer and this electrode.
第二の発明に係る半導体装置の製造方法は、バイポーラ
トランジスタを含む半導体装置の製造方法であって、半
導体基板の表面にバッドオキサイドおよび窒化膜を積層
し、デバイスを形成する領域以外の前記窒化膜を除去す
る工程と、前記基板を選択熱酸化する工程と、内部ベー
ス層を形成すべき領域に不純物をイオン打込みする工程
と、前記イオン打込みされた基板を熱処理することによ
り内部ベース層を形成する工程と、エミッタ層およびコ
レクタのコンタクト層を形成する領域の前記窒化膜およ
びパッドオキサイドを除去してエミッタおよびコレクタ
のコンタクトホールを開口する工程と、前記開口された
基板の表面にオーミック接触し、かつ、抵抗値の小ざい
コンタクト層を被着する工程と、前記コンタクｌ［ｍを
介してエミッタ層およびコレクタのコンタクト層を形成
すべき不純物をイオン打込みする工程と、前記イオン打
込みされた部分の上部のコンタクト層を残し、他のコン
タクト層を除去する工程と、前記基板の表面に外部ベー
ス層を形成すべき不純物をイオン打込みする工程と、前
記イオン打込みされた基板を熱処理することによりエミ
ッタ層、コレクタ層および外部ベース層を同時に形成す
る工程と、エミッタ層に対する自己整合によってエミッ
タ電極を形成する工程とを具備したことを特徴としてい
る。A method for manufacturing a semiconductor device according to a second invention is a method for manufacturing a semiconductor device including a bipolar transistor, in which a bad oxide and a nitride film are laminated on a surface of a semiconductor substrate, and the nitride film is removed in a region other than a region where a device is to be formed. forming an internal base layer by removing , selectively thermally oxidizing the substrate, implanting impurity ions into a region where an internal base layer is to be formed, and heat-treating the ion-implanted substrate. a step of removing the nitride film and pad oxide in regions where an emitter layer and a collector contact layer are to be formed to open emitter and collector contact holes; and a step of making ohmic contact with the surface of the opened substrate; , a step of depositing a contact layer with a small resistance value, a step of ion-implanting an impurity to form an emitter layer and a collector contact layer through the contact l[m, and a step of ion-implanting impurities to form an emitter layer and a collector contact layer, removing other contact layers while leaving one contact layer; ion-implanting impurities to form an external base layer into the surface of the substrate; and heat-treating the ion-implanted substrate to form an emitter layer; The method is characterized by comprising a step of simultaneously forming a collector layer and an external base layer, and a step of forming an emitter electrode by self-alignment with the emitter layer.
（ボ）実施例
−に叫発肌
第−の発明に係る半導体装置の一実施例を示した断面説
明図である。(B) An explanatory cross-sectional view showing an embodiment of a semiconductor device according to a first embodiment of the present invention.
同図において、■はバイポーラ素子としてのバイポーラ
トランジスタ、１０はＰ型のシリコンからなる半導体基
板であり、Ｎ生埋め込み拡散層１１、特にコレクタを形
成するエピタキシャル′層１２、各素子を分離する分離
拡散層１３、コレクタ・ウメール１４を形成している。In the same figure, ■ is a bipolar transistor as a bipolar element, 10 is a semiconductor substrate made of P-type silicon, an N buried diffusion layer 11, especially an epitaxial layer 12 forming a collector, and isolation diffusion for separating each element. A layer 13 and a collector plume 14 are formed.
２０″はパッドオキサイド（膜厚ば、５００〜１０００
人位）であり、選択熱酸化によっていわゆるバーズビー
ク２１が形成されている。３０は選択酸化のマスクとし
て用いられる窒化膜である。前記パッドオキサイド２０
と窒化膜３０とで基板１０のセル領域の表面保護をして
いる。４０は例えば不純物（砒素或いはリン等）が添加
されたポリシリコンからなるコンタクト層である。この
コンタクト層４０は、エミッタＰｉ６０およびコレクタ
のコンタクト層７０と、これらの電極との間に介在され
ている。20" is pad oxide (film thickness: 500-1000
A so-called bird's beak 21 is formed by selective thermal oxidation. 30 is a nitride film used as a mask for selective oxidation. The pad oxide 20
and the nitride film 30 protect the surface of the cell region of the substrate 10. 40 is a contact layer made of polysilicon doped with impurities (arsenic, phosphorus, etc.), for example. This contact layer 40 is interposed between the emitter Pi 60 and the collector contact layer 70 and these electrodes.
５０はＰ型の内部ベース層であり、Ｐ生型の外部ベース
ＪＷ５１と接続している。６０はＮ生型のエミッタ層で
ある。７０はＮ生型のコレクタのコンタクト層である。50 is a P-type internal base layer, which is connected to a P-type external base JW51. 60 is an N-type emitter layer. 70 is a contact layer of the N-type collector.
８０ａはエミッタ層に接続するエミッタ電極であり、エ
ミッタ層に対する自己整合によって形成されている。８
０ｂは外部ベース層５Ｉに接続するベース電極、８０ｃ
はコレクタウオール１４のコンタクトＮ７０に接続する
コレクタ電極である。80a is an emitter electrode connected to the emitter layer, and is formed by self-alignment with the emitter layer. 8
0b is a base electrode connected to the external base layer 5I, 80c
is a collector electrode connected to the contact N70 of the collector all 14.
第二辺−発朋一
第２図はこの発明に係る製造方法の一実施例を略示した
説明図である。Second Side - Departure 1 FIG. 2 is an explanatory diagram schematically showing an embodiment of the manufacturing method according to the present invention.
（ａｊ Ｐ型のシリコンからなる半導体基板１０の所
定位置にＮ生埋め込み拡散層１１を形成し、さらにその
基板表面にエピタキシャル層１２を成長させる。(aj) An N-buried diffusion layer 11 is formed at a predetermined position on a semiconductor substrate 10 made of P-type silicon, and an epitaxial layer 12 is further grown on the surface of the substrate.
このエピタキシャル層１２は分離拡散Ｎ１３によって各
素子ごとに分離される。尚、バイポーラトランジスタに
あっては、コレクタの直列抵抗を下げるためにコレクタ
ウオール１４が形成される。次に、この半導体基板１０
の表面に、パッドオキサイド２０“を成長させて、さら
にこの表面に窒化膜３０を気相成長させる。This epitaxial layer 12 is separated into each element by isolation diffusion N13. In addition, in the case of a bipolar transistor, a collector all 14 is formed to reduce the series resistance of the collector. Next, this semiconductor substrate 10
A pad oxide 20'' is grown on the surface of the pad oxide 20'', and a nitride film 30 is further grown in a vapor phase on this surface.
（ｂ） この半導体基板１０のデバイスを形成する領
域の表面のみをホトレジスト９０で覆う。このホトレジ
スト９０をマスクとして前記窒化膜３０を選択エツチン
グすることにより一部のパッドオキサイド２０“を露出
させる。しかる後、前記ホトレジスト９０を除去する。(b) Only the surface of the region of this semiconductor substrate 10 where a device will be formed is covered with photoresist 90. Using this photoresist 90 as a mask, the nitride film 30 is selectively etched to expose a portion of the pad oxide 20''.Then, the photoresist 90 is removed.
（Ｃ１前記半導体基板１０を選択熱酸化することにより
、前記露出されたパッドオキサイド２０′に熱酸化膜２
０が成長し、いわゆるバーズビーク２１が形成される。(C1 By selectively thermally oxidizing the semiconductor substrate 10, a thermal oxide film 2 is formed on the exposed pad oxide 20'.
0 grows, and a so-called bird's beak 21 is formed.
このバーズビーク２１の上方の窒化膜３０の縁部は盛り
上がっている。次に、内部ベース領域を形成する部分以
外の基板表面を新たなホトレジスト９１で覆う。このホ
トレジスト９１をマスクとしてＰ型の低濃度不純物（例
えば、ボロン等）をイオン打込みする。そして、前記ホ
トレジスト９１を除去した後、熱処理して拡散させるこ
とにより内部ベース層５０を形成する。The edge of the nitride film 30 above the bird's beak 21 is raised. Next, the surface of the substrate other than the portion forming the internal base region is covered with a new photoresist 91. Using this photoresist 91 as a mask, P-type low concentration impurities (for example, boron, etc.) are ion-implanted. After removing the photoresist 91, the internal base layer 50 is formed by heat treatment and diffusion.
（ｄ） エミ、り領域およびコレクタのコンタクト領
域を形成する部分以外の基板表面を新たなホトレジスト
９２で覆う。このホトレジスト９２をマスクとして窒化
膜３０およびパッドオキサイド２０″をそれぞれ選択エ
ツチングすることにより、エミッタおよびコレクタのコ
ンタクト層のコンタクトボールを開口する。(d) Cover the surface of the substrate other than the portion where the emitter, radial region and collector contact region are to be formed with a new photoresist 92. By selectively etching the nitride film 30 and the pad oxide 20'' using the photoresist 92 as a mask, contact balls of the emitter and collector contact layers are opened.
ｔｅｌ 前記ホトレジスト９２を除去した半導体基板
１゜の表面に、不純物を添加していないポリシリコンか
らなるコンタクト層４０を比較的薄く形成する。tel A relatively thin contact layer 40 made of polysilicon to which impurities are not added is formed on the surface of the semiconductor substrate 1° from which the photoresist 92 has been removed.
しかる後、Ｎ型の高濃度不純物（例えば、砒素或いはリ
ン等）をイオン打込みする。尚、イオン打込みされたこ
とにより、前記コンタクＩ−Ｆｉ４０には、不純物が添
加されることとなる。Thereafter, N-type high concentration impurities (eg, arsenic, phosphorus, etc.) are ion-implanted. Incidentally, due to the ion implantation, impurities are added to the contact I-Fi 40.
（ｆｌ 工程（ｅ）でイオン打込みしたポリシリコン
のエミッタならびにコレクタのコンタクト領域のみを新
たなホトレジスト９３で覆う。このホトレジスト９３を
マスクとして前記コンタクトｌ１ｉｉ４０を選択エツチ
ングする。このコンタクト層４０およびホトレジスト９
３をマスクとしてＰ型の高濃度不純物（例えは、ボロン
等）をイオン打込みする。(fl) Only the contact regions of the emitter and collector of the polysilicon ion-implanted in step (e) are covered with a new photoresist 93. Using this photoresist 93 as a mask, the contact l1ii40 is selectively etched.This contact layer 40 and the photoresist 9
Using No. 3 as a mask, P-type high concentration impurities (for example, boron, etc.) are ion-implanted.
（ｇｌ 前記ホトレジスト９３を除去した後、熱処理
して拡散さゼることにより、エミッタ層６０、コレクタ
のコンタクト層７０、外部ベース層５１を同時に形成す
る。このとき、内部ベース層５０に再度イオン打込みし
たので、内部ベース層５０と外部ベース層５１とが接続
されることとなる。(gl After removing the photoresist 93, the emitter layer 60, collector contact layer 70, and external base layer 51 are simultaneously formed by heat treatment and diffusion. At this time, ions are implanted into the internal base layer 50 again. Therefore, the internal base layer 50 and the external base layer 51 are connected.
ｆｈ） 前記外部ベース層５１のコンタクトホールを
形成ずべき窒化膜３０およびパッドオキサイド２０°を
選択エツチングすることにより、ベースコンタクトホー
ルを開口する。以下、通常の半導体装置の製造方法と同
様に、各電極が形成され”る。fh) A base contact hole is opened by selectively etching the nitride film 30 and pad oxide 20° where a contact hole is to be formed in the external base layer 51. Thereafter, each electrode is formed in the same manner as in a normal semiconductor device manufacturing method.
尚、第一および第二の発明の実施例において、コンタク
ト層４０は、オーミックコンタクト性が良好で、しかも
抵抗分の少ない物質であればよい。In the embodiments of the first and second inventions, the contact layer 40 may be made of any material that has good ohmic contact properties and has low resistance.
（へ）効果
第一の発明によれば、エミッタ層に対する自己整合によ
ってエミソク電極を形成しているので、微細化が容易に
なり、活性領域の面積を縮小させることができる。この
ことに基づいて高周波特性の改善を図ることができる。(f) Effect According to the first invention, since the emitter electrode is formed by self-alignment with the emitter layer, miniaturization becomes easy and the area of the active region can be reduced. Based on this, it is possible to improve the high frequency characteristics.
また、活性領域のエミッタ層に直接電極を形成せず、前
記エミッタ層とこの電極との間にコンタクト層を介在さ
せているから、電極形成時において電極材料の浸透を防
止することができるので、活性領域が破壊されることを
防止している。さらに、少なくとも、デバイスが形成さ
れるセル領域はパ・７ドオキサイドと窒化膜とで表面保
護しているから、外部からの汚染の影響を受＆ｔ ！い
というパシベーション効果が増大する。さらに、パッド
オキサイドおよび窒化膜の膜厚が比較的薄く形成されて
いるから、各電極のコンタクトホールを形成する場合に
おけるザイドエソチング量を少なくし、電極の段差切れ
を防止することができる。即ち、製品としての歩留りお
よび信頼性を向上させることができる。Furthermore, since the electrode is not directly formed on the emitter layer of the active region, and a contact layer is interposed between the emitter layer and this electrode, it is possible to prevent penetration of the electrode material when forming the electrode. This prevents the active region from being destroyed. Furthermore, at least the cell region where the device is formed is protected by a padded oxide and nitride film, so it is not affected by external contamination! This increases the passivation effect. Furthermore, since the pad oxide and nitride films are formed relatively thin, the amount of zide etching when forming contact holes for each electrode can be reduced, and step breakage of the electrodes can be prevented. That is, the yield and reliability of the product can be improved.
第二の発明によれば、特殊な技術を必要とせず、従来か
らの製造プロセスを利用することができる。According to the second invention, a conventional manufacturing process can be used without requiring any special technology.
そのため、比較的簡単な製造工程でもって上述のような
効果を達成する半導体装置を提供することができる。Therefore, it is possible to provide a semiconductor device that achieves the above effects with a relatively simple manufacturing process.
第１図は第一の発明の半導体装置の一実施例を示した断
面説明図、第２図は第二の発明に係る製造方法の一実施
例を示した説明図である。
１・・・バイポーラトランジスタ、１０・・・半導体基
板、２０′・・・パッドオキサイド、２１・・・バーズ
ビーク、３０・・・窒化膜、４０・・・コンタクト層、
５０・・・内部ベース層、５１・・・外部ベース層、６
０・・・エミッタ層、７０・・・コレクタのコンタクト
層。
特許出願人 ローム株式会社
代理人 弁理士 大 西 孝 冶
第１図
１？FIG. 1 is an explanatory cross-sectional view showing an embodiment of a semiconductor device according to the first invention, and FIG. 2 is an explanatory view showing an embodiment of the manufacturing method according to the second invention. DESCRIPTION OF SYMBOLS 1... Bipolar transistor, 10... Semiconductor substrate, 20'... Pad oxide, 21... Bird's beak, 30... Nitride film, 40... Contact layer,
50... Internal base layer, 51... External base layer, 6
0... Emitter layer, 70... Collector contact layer. Patent Applicant: ROHM Co., Ltd. Agent, Patent Attorney: Takashi Ohnishi Figure 1 1?
Claims (2)
て、少なくともセル領域はパッドオキサイドと、選択酸
化のマスクとして用いられる窒化膜とによって表面保護
がなされ、エミッタ電極は、エミッタ層に対する自己整
合で形成されており、かつ、少なくとも、エミッタ層と
この電極との間に、オーミックコンタクトが良好で、し
かも抵抗値の小さいコンタクト層を介在させたことを特
徴とする半導体装置。(1) In a semiconductor device including a bipolar transistor, at least the cell region is surface-protected with pad oxide and a nitride film used as a mask for selective oxidation, and the emitter electrode is formed in self-alignment with the emitter layer; Further, a semiconductor device characterized in that a contact layer having good ohmic contact and having a low resistance value is interposed between at least the emitter layer and the electrode.
方法において、半導体基板の表面にパッドオキサイドお
よび窒化膜を積層し、デバイスを形成する領域以外の前
記窒化膜を除去する工程と、前記基板を選択熱酸化する
工程と、内部ベース層を形成すべき領域に不純物をイオ
ン打込みする工程と、前記イオン打込みされた基板を熱
処理することにより内部ベース層を形成する工程と、エ
ミッタ層およびコレクタのコンタクト層を形成する領域
の前記窒化膜およびパッドオキサイドを除去してエミッ
タおよびコレクタのコンタクトホールを開口する工程と
、前記開口された基板の表面にオーミック接触し、かつ
、抵抗値の小さいコンタクト層を被着する工程と、前記
コンタクト層を介してエミッタ層およびコレクタのコン
タクト層を形成すべき不純物をイオン打込みする工程と
、前記イオン打込みされた部分の上部のコンタクト層を
残し、他のコンタクト層を除去する工程と、前記基板の
表面に外部ベース層を形成すべき不純物をイオン打込み
する工程と、前記イオン打込みされた基板を熱処理する
ことによりエミッタ層、コレクタ層および外部ベース層
を同時に形成する工程と、エミッタ層に対する自己整合
によってエミッタ電極を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。(2) A method for manufacturing a semiconductor device including a bipolar transistor, including the steps of laminating a pad oxide and nitride film on the surface of a semiconductor substrate, removing the nitride film in areas other than the region where a device is to be formed, and selectively thermally oxidizing the substrate. a step of implanting impurity ions into a region where an internal base layer is to be formed; a step of forming an internal base layer by heat-treating the ion-implanted substrate; and forming an emitter layer and a collector contact layer. a step of removing the nitride film and pad oxide in the region to open emitter and collector contact holes, and a step of depositing a contact layer that makes ohmic contact with the opened surface of the substrate and has a low resistance value. a step of ion-implanting an impurity to form an emitter layer and a collector contact layer through the contact layer; and a step of removing the other contact layers while leaving the contact layer above the ion-implanted portion. , a step of ion-implanting impurities to form an external base layer into the surface of the substrate; a step of simultaneously forming an emitter layer, a collector layer, and an external base layer by heat-treating the ion-implanted substrate; and an emitter layer. 1. A method of manufacturing a semiconductor device, comprising the step of forming an emitter electrode by self-alignment with respect to the emitter electrode.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12866484A JPS617664A (en) | 1984-06-21 | 1984-06-21 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12866484A JPS617664A (en) | 1984-06-21 | 1984-06-21 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617664A true JPS617664A (en) | 1986-01-14 |
Family
ID=14990388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12866484A Pending JPS617664A (en) | 1984-06-21 | 1984-06-21 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617664A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077227A (en) * | 1986-06-03 | 1991-12-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JPH04176129A (en) * | 1990-11-08 | 1992-06-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176970A (en) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | Preparation of semiconductor device |
-
1984
- 1984-06-21 JP JP12866484A patent/JPS617664A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176970A (en) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | Preparation of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077227A (en) * | 1986-06-03 | 1991-12-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JPH04176129A (en) * | 1990-11-08 | 1992-06-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
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