JPS62175038A - 複数のアナログ電気信号の自動監視回路装置 - Google Patents
複数のアナログ電気信号の自動監視回路装置Info
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- JPS62175038A JPS62175038A JP61277798A JP27779886A JPS62175038A JP S62175038 A JPS62175038 A JP S62175038A JP 61277798 A JP61277798 A JP 61277798A JP 27779886 A JP27779886 A JP 27779886A JP S62175038 A JPS62175038 A JP S62175038A
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- 238000012544 monitoring process Methods 0.000 title claims description 33
- 238000003860 storage Methods 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 7
- 238000011156 evaluation Methods 0.000 claims description 3
- 230000001174 ascending effect Effects 0.000 claims description 2
- 238000005259 measurement Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 241000609816 Pantholops hodgsonii Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16528—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values using digital techniques or performing arithmetic operations
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- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、基準値との順次比較とその比較結果とにより
複数のアナログ電気信号が所定の許容範囲内に保持され
ているか否かを自動的に監視して許容範囲外であること
の誤差信号を記憶するための回路装置に関する。この種
の回路装置は米国特許ｉ４．４５４．５（３０号におい
て既知である。
複数のアナログ電気信号が所定の許容範囲内に保持され
ているか否かを自動的に監視して許容範囲外であること
の誤差信号を記憶するための回路装置に関する。この種
の回路装置は米国特許ｉ４．４５４．５（３０号におい
て既知である。
複数のアナログ電気信号が所定の許容範囲内に保持され
ているか否かを監視することは、たとえば通信装置また
はデータ処理装置々どの電気設備の監視においてしばし
ば必要である。上記の既知の回路装置はなるほどこの目
的のために設けられたものではちるが、ここでは比較的
大げさな機能工程がプログラム化されなければならず、
これは複雑な回路構造ではじめて得られるものである。
ているか否かを監視することは、たとえば通信装置また
はデータ処理装置々どの電気設備の監視においてしばし
ば必要である。上記の既知の回路装置はなるほどこの目
的のために設けられたものではちるが、ここでは比較的
大げさな機能工程がプログラム化されなければならず、
これは複雑な回路構造ではじめて得られるものである。
アナログ電気信号全基準値と順次比較する過程において
は、各比較工程に対して、データレジスタへの基準値の
負荷と、比較器の後に設けられた遮１所レジスタの試問
とが必要である。この工程の後はじめて、遮断レジスタ
の試問結果がマイクロプロセッサ内で評価される。試問
の間に存在する比較的長い時間の間に、アナログが変っ
たりないしは評価中のマイクロプロセッサが他のプログ
ラムで中断されたりすると、監視結果に誤りが発生する
ことがある。
は、各比較工程に対して、データレジスタへの基準値の
負荷と、比較器の後に設けられた遮１所レジスタの試問
とが必要である。この工程の後はじめて、遮断レジスタ
の試問結果がマイクロプロセッサ内で評価される。試問
の間に存在する比較的長い時間の間に、アナログが変っ
たりないしは評価中のマイクロプロセッサが他のプログ
ラムで中断されたりすると、監視結果に誤りが発生する
ことがある。
ナログ信号の監視が１サイクル過程中に自動的に行われ
て、１サイクル終了後、監視結果が利用できるものでな
ければならない。このことは、既知の回路装置において
はそのままでは可能ではない。
て、１サイクル終了後、監視結果が利用できるものでな
ければならない。このことは、既知の回路装置において
はそのままでは可能ではない。
発明の要約
この要求を満足し、既知の回路装置では発生することも
ちりうるこの監視誤りを回避する回路装置を提供するこ
とが本発明の課題である。
ちりうるこの監視誤りを回避する回路装置を提供するこ
とが本発明の課題である。
この課題は、冒頭記述の方式に対し、本発明により：
監視すべき当該信号が比較器に接続されるのと同じクロ
ックパルス時刻に基準値記憶装置が呼出され、基準値記
憶装置からは各信号に割当てられた基準値がクロックパ
ルスごとに順次に読取られて比較器に送られること；お
よび 許容範囲外のときそれを記憶しておく誤差信号を得るた
めに、比較器のそれぞれの出力信号は、今比較器には両
基準値のいずれがきているかを示す識別信号と論理結合
が形成されること；によりＭ涛伐れる７ 本発明により、また 相互にクロックパルスで制御される所定の時間配置内で
、監視すべきそれぞれの信号が前もって記憶された基準
値と接続されて、組合わされること；および 所定の論理結合内で得られた同種の誤差信号が記憶され
ること； が行われる。これにより１つの電気装置内で複数の監視
すべき点のサイクリックな自動試問が全体として可能で
あり、この場合監視結果はそれぞれのサイクルの後に１
まとまりの情報として記憶装置から読取ることが可能で
ある。基準値記憶装置を使用することにより、各監視サ
イクルに各アナログ信号に対して別々の基準値を設ける
ことが可能である。
ックパルス時刻に基準値記憶装置が呼出され、基準値記
憶装置からは各信号に割当てられた基準値がクロックパ
ルスごとに順次に読取られて比較器に送られること；お
よび 許容範囲外のときそれを記憶しておく誤差信号を得るた
めに、比較器のそれぞれの出力信号は、今比較器には両
基準値のいずれがきているかを示す識別信号と論理結合
が形成されること；によりＭ涛伐れる７ 本発明により、また 相互にクロックパルスで制御される所定の時間配置内で
、監視すべきそれぞれの信号が前もって記憶された基準
値と接続されて、組合わされること；および 所定の論理結合内で得られた同種の誤差信号が記憶され
ること； が行われる。これにより１つの電気装置内で複数の監視
すべき点のサイクリックな自動試問が全体として可能で
あり、この場合監視結果はそれぞれのサイクルの後に１
まとまりの情報として記憶装置から読取ることが可能で
ある。基準値記憶装置を使用することにより、各監視サ
イクルに各アナログ信号に対して別々の基準値を設ける
ことが可能である。
比較器のディジタル出力信号は、それが基準値を超えて
いるとき、入力信号により状態りを有する。基準値を下
まわるときは状態Ｈを有する。大基準値を超えているか
あるいは小基準値を下まわっているかは、ただ１つの比
較器を使用して比較する場合は、ある特定の誤差信号状
態においてのみ認識可能であって、状態りだけまたは状
態Ｈだけではいずれの場合も認識可能ではない。したが
って本発明は、比較器の出力信号が、全比較されている
基準値が大小のいずれでちるかを認識する識別信号と論
理結合されることによって、ある特定状態のときを誤差
信号の発生として認識し、したがってその値の基準値の
超過または過小、すなわちこれが所定の許容範囲外であ
るとして、信号化される。
いるとき、入力信号により状態りを有する。基準値を下
まわるときは状態Ｈを有する。大基準値を超えているか
あるいは小基準値を下まわっているかは、ただ１つの比
較器を使用して比較する場合は、ある特定の誤差信号状
態においてのみ認識可能であって、状態りだけまたは状
態Ｈだけではいずれの場合も認識可能ではない。したが
って本発明は、比較器の出力信号が、全比較されている
基準値が大小のいずれでちるかを認識する識別信号と論
理結合されることによって、ある特定状態のときを誤差
信号の発生として認識し、したがってその値の基準値の
超過または過小、すなわちこれが所定の許容範囲外であ
るとして、信号化される。
本発明の好ましい変更態様において、アナログ電気信号
を比較器に順次に送るためにマルチプレクサが設けられ
る。これにより監視すべき信号を導く導線は対応のマル
チプレクサアドレス化により簡単な方法で順次に比較器
に結合される。
を比較器に順次に送るためにマルチプレクサが設けられ
る。これにより監視すべき信号を導く導線は対応のマル
チプレクサアドレス化により簡単な方法で順次に比較器
に結合される。
本発明の好ましい変更態様において、基準値と接続され
るために比較器はディジタル／アナログ変換器を介して
、ディジクル基準値を保有する基準値記憶装置に接続さ
れる。基準値をディジタルの形で記憶し、これをディジ
タル／アナログ変換器を介して比較器に送ることにより
比較器における基準値の高い精度が保証される。
るために比較器はディジタル／アナログ変換器を介して
、ディジクル基準値を保有する基準値記憶装置に接続さ
れる。基準値をディジタルの形で記憶し、これをディジ
タル／アナログ変換器を介して比較器に送ることにより
比較器における基準値の高い精度が保証される。
本発明の変更態様により、基準値記憶装置は自由にプロ
グラムが可能なので、基準値記憶装置内てディジタルで
保有されている基準値は任意に変更が可能である。
グラムが可能なので、基準値記憶装置内てディジタルで
保有されている基準値は任意に変更が可能である。
本発明の他の実施態様により：
基準値記憶装置は監視すべき各信号に対し、偶数のアド
レスに小基準値または大基準値を含み、一方１つ上の奇
数のアドレスに大基準値または小基準値を含み； 基準値記憶装置はマルチプレクサに比較して２倍のサイ
クルで昇順に順次アドレスされる。これにより監視すべ
き各信号を有する比較器へ比較的簡単な方法で基準［直
を確実に送ることが可能である。
レスに小基準値または大基準値を含み、一方１つ上の奇
数のアドレスに大基準値または小基準値を含み； 基準値記憶装置はマルチプレクサに比較して２倍のサイ
クルで昇順に順次アドレスされる。これにより監視すべ
き各信号を有する比較器へ比較的簡単な方法で基準［直
を確実に送ることが可能である。
本発明により、基準値記憶装置は２進カウンタのカウン
タビットＯないしＮの信号で、またマルチプレクサは２
進カウンタのカウンタビット１ないしＮでアビレスされ
ることにより、最大２ 個のアナログ電気信号の監視の
ための回路装置においてアドレス化が簡単な方法で行わ
れる。マルチプレクサには２進カウンタの最低値のカウ
ンタビットＯは送られないので、マルチプレクサのアド
レスは２進カウンタの２番目のカウントステップごとに
１だけ増加される。一方基準値記憶装置のアドレスは２
進カウンタの各カウントステップごとに１ずつ増加され
るので、マルチプレクサの各アドレスごとに、すなわち
比Ｊｖ、器に送られた信号ごとに基準値記憶装置の２つ
の記憶要素が読取られ、これらの記憶要素の内容はディ
ジタ）Ｌ／／アナログ変換器を介して比較器に送られる
。それぞれ１つの記憶要素は小基準値を、他方の記憶要
素は大基準値を含むので、監視すべき各アナログ電気信
号は比較器内で、所定の許容範囲の限界を示す２つの基
準値と比較される。
タビットＯないしＮの信号で、またマルチプレクサは２
進カウンタのカウンタビット１ないしＮでアビレスされ
ることにより、最大２ 個のアナログ電気信号の監視の
ための回路装置においてアドレス化が簡単な方法で行わ
れる。マルチプレクサには２進カウンタの最低値のカウ
ンタビットＯは送られないので、マルチプレクサのアド
レスは２進カウンタの２番目のカウントステップごとに
１だけ増加される。一方基準値記憶装置のアドレスは２
進カウンタの各カウントステップごとに１ずつ増加され
るので、マルチプレクサの各アドレスごとに、すなわち
比Ｊｖ、器に送られた信号ごとに基準値記憶装置の２つ
の記憶要素が読取られ、これらの記憶要素の内容はディ
ジタ）Ｌ／／アナログ変換器を介して比較器に送られる
。それぞれ１つの記憶要素は小基準値を、他方の記憶要
素は大基準値を含むので、監視すべき各アナログ電気信
号は比較器内で、所定の許容範囲の限界を示す２つの基
準値と比較される。
マルチプレクサと基準値記憶装置とのアドレス呼出しの
この方式を使用する場合に、今比較器には、大小２つの
基め値のいずれが存在するかを指示する識別信号は好ま
しいことに、２進カウンタのカウンタビット０により形
成される。基準値記憶装置はたとえば監視すべき各信号
に対し、偶数アドレスに小基準値を、１つ大きい奇数の
アドレスに大基準値を含む場合、２進カウンタのカウン
タビット○は、基準値記憶装置からちょうど小基準値が
読取られたときは状９Ｌであり、基準値記憶装置からち
ょうど大基準値が読取られたときは状態Ｈとなる。
この方式を使用する場合に、今比較器には、大小２つの
基め値のいずれが存在するかを指示する識別信号は好ま
しいことに、２進カウンタのカウンタビット０により形
成される。基準値記憶装置はたとえば監視すべき各信号
に対し、偶数アドレスに小基準値を、１つ大きい奇数の
アドレスに大基準値を含む場合、２進カウンタのカウン
タビット○は、基準値記憶装置からちょうど小基準値が
読取られたときは状９Ｌであり、基準値記憶装置からち
ょうど大基準値が読取られたときは状態Ｈとなる。
本発明の好ましい変更態様により、比較器の各出力信号
と２進カウンタのカウンタビットＯの信号との論理結合
は、排他的ＯＲ回路で行われる。
と２進カウンタのカウンタビットＯの信号との論理結合
は、排他的ＯＲ回路で行われる。
基準値記憶装置内には、監視すべき各信号に対し偶数ア
ドレスには小基準値が、また１つ大きい奇数アルレスて
は大基準値が記憶され、監視される信号が基準値より大
なるときは比較器は状態りをとり、監視される信号が基
準値より小なるときは状態Ｈをとり、したがって比較器
の各出力信号を、基準値記憶装置をアドレスする２進カ
ウンタのカウンタビットｏの信号と排他的ＯＲ論理結合
することにより、その結果が状態Ｈのとき、小基準値よ
り小または大基準値より犬のいずれかを、すなわち所定
の許容範囲からの外れを指示する統一的な誤差信号が得
られる。
ドレスには小基準値が、また１つ大きい奇数アルレスて
は大基準値が記憶され、監視される信号が基準値より大
なるときは比較器は状態りをとり、監視される信号が基
準値より小なるときは状態Ｈをとり、したがって比較器
の各出力信号を、基準値記憶装置をアドレスする２進カ
ウンタのカウンタビットｏの信号と排他的ＯＲ論理結合
することにより、その結果が状態Ｈのとき、小基準値よ
り小または大基準値より犬のいずれかを、すなわち所定
の許容範囲からの外れを指示する統一的な誤差信号が得
られる。
本発明の他の実施態様によれば、マルチプレクサと比較
器とは、それぞれのマルチプレクサ出力信号の中継を制
御可能な保持要素を介して相互に結合され、保持要素の
制御入力端子はＡＮ’Ｄ回路の出力端子に接続され、Ａ
ＮＤ回路は２進カウンタのカウンタビットＯの反転信号
を、２進カウ／りのカウントを増大させるクロックパル
ス信号と結合する。保持要素はこの場合、定義にしたが
って各マルチプレクサ信号の取得と、それの中間記憶と
を行なう。
器とは、それぞれのマルチプレクサ出力信号の中継を制
御可能な保持要素を介して相互に結合され、保持要素の
制御入力端子はＡＮ’Ｄ回路の出力端子に接続され、Ａ
ＮＤ回路は２進カウンタのカウンタビットＯの反転信号
を、２進カウ／りのカウントを増大させるクロックパル
ス信号と結合する。保持要素はこの場合、定義にしたが
って各マルチプレクサ信号の取得と、それの中間記憶と
を行なう。
本発明の好ましい他の実施態様により、監視サイクル内
で発生する誤差信号はそれぞれ、次の監視サイクルの開
始までシフトレジスタ内に記憶される。これにより、誤
差信号の内容が監視サイクルの終りに評価できるという
利点がある。したがってどのアナログ電気信号において
限界値超過や限界値過小が発生したかを確定可能である
。
で発生する誤差信号はそれぞれ、次の監視サイクルの開
始までシフトレジスタ内に記憶される。これにより、誤
差信号の内容が監視サイクルの終りに評価できるという
利点がある。したがってどのアナログ電気信号において
限界値超過や限界値過小が発生したかを確定可能である
。
この評価を電子式データ処理装置で自動的に行わせるた
めに、本発明の他の好ましい実施態様においては、２つ
の監視サイクル間の基準値記憶装置のプログラムと、監
視サイクルの定義された開始および終了とを制御する制
御ユニットが設けられる。
めに、本発明の他の好ましい実施態様においては、２つ
の監視サイクル間の基準値記憶装置のプログラムと、監
視サイクルの定義された開始および終了とを制御する制
御ユニットが設けられる。
以下図を用いて本発明をさらに詳細に説明する。
実施例
第１図は複数のアナログ電気信号が所定の許容範囲内に
はいっているかに関し断続的に自動監視するための回路
装置を示す。この回路装置は、マルチプレクサ１０を含
み、その入力端子１２に益祝すべきアナログ電気信号が
接続される。マルチプレクサ１０の出力端子は、それぞ
れのマルチプレクサ出力信号を中継するのに制御可能な
保持要素１６を介して、比較器２０の測定入力端子１８
に接続される。比較器２０の基準値入力端子２２はディ
ジタル／アナログ変換器２４のアナログ出力端子２５に
接続され、変換器２４の１つの入力・端子は制御ユニッ
ト２６に、他の入力端子は基準値記憶装置として働く書
込み／読取シ記憶装置３０のデータ出力端子２８に接続
される。この基準値記憶装置３０のアドレス入力端子３
２は、基準値の記憶のために制御ユニット２６に接続さ
れる。アドレス入力・端子３２はさらに２進カウンク３
４の全カウンタビット０ないしＮに接続されるが、２進
カウンタ３４のカウンタビット１ないしＮはまた、マル
チプレクサのアドレス入力端子３６にも接続される。
はいっているかに関し断続的に自動監視するための回路
装置を示す。この回路装置は、マルチプレクサ１０を含
み、その入力端子１２に益祝すべきアナログ電気信号が
接続される。マルチプレクサ１０の出力端子は、それぞ
れのマルチプレクサ出力信号を中継するのに制御可能な
保持要素１６を介して、比較器２０の測定入力端子１８
に接続される。比較器２０の基準値入力端子２２はディ
ジタル／アナログ変換器２４のアナログ出力端子２５に
接続され、変換器２４の１つの入力・端子は制御ユニッ
ト２６に、他の入力端子は基準値記憶装置として働く書
込み／読取シ記憶装置３０のデータ出力端子２８に接続
される。この基準値記憶装置３０のアドレス入力端子３
２は、基準値の記憶のために制御ユニット２６に接続さ
れる。アドレス入力・端子３２はさらに２進カウンク３
４の全カウンタビット０ないしＮに接続されるが、２進
カウンタ３４のカウンタビット１ないしＮはまた、マル
チプレクサのアドレス入力端子３６にも接続される。
２進カウンタ３４は、クロックパルス入力端子３８から
クロック信号ＣＬ により制御される。２進カウンタ３
４のカウント方向入力端子４０とカウント前設定入力端
子４２とはさらに制御ユニット２６に接続される。
クロック信号ＣＬ により制御される。２進カウンタ３
４のカウント方向入力端子４０とカウント前設定入力端
子４２とはさらに制御ユニット２６に接続される。
基準値記憶装置３０はまた、基準値の記憶のために、そ
のデータ入力端子４４と書込み入力端子４６とを介して
制御ユニット２６に接続される。
のデータ入力端子４４と書込み入力端子４６とを介して
制御ユニット２６に接続される。
保持要素１６はそのｉ（ｊ制御入力端子４８において、
反転入力を有するＡＮＤ回路５２の出力端子５０に接続
され、ＡＮＤ回路５２は２進カウンタ３４のカウンタピ
ッｌ−０の信号ＺＢＯの反転信号をクロック信号ＣＬと
論理結合する。この論理結合により、それぞれのマルチ
プレクサ出力信号は２進カウンタ３４が偶数カウンタ状
態のときのみ、すなわち、マルチプレクサ１０のアドレ
スがちょうど１だけ高くカウントされたときのみ、保持
要素１６へ受入れられ、その出力端子１７から比較器２
０の測定入力端子１８へ送られる。
反転入力を有するＡＮＤ回路５２の出力端子５０に接続
され、ＡＮＤ回路５２は２進カウンタ３４のカウンタピ
ッｌ−０の信号ＺＢＯの反転信号をクロック信号ＣＬと
論理結合する。この論理結合により、それぞれのマルチ
プレクサ出力信号は２進カウンタ３４が偶数カウンタ状
態のときのみ、すなわち、マルチプレクサ１０のアドレ
スがちょうど１だけ高くカウントされたときのみ、保持
要素１６へ受入れられ、その出力端子１７から比較器２
０の測定入力端子１８へ送られる。
比較器２０の出力端子５４は排他的ＯＲ回路５６の一方
の入力端子に接続され、排他的ＯＲ回路５６は比較器２
０の出力信号を２進カウンタ３４のカウンタビット０の
信号ＺＢＯと論理結合する。これにより、監視すべき信
号の基準値超過および基準値過少を同様に表示する、何
らかの誤差信号がこの排他的ＯＲ回路５６の出力端子５
８に現れる。
の入力端子に接続され、排他的ＯＲ回路５６は比較器２
０の出力信号を２進カウンタ３４のカウンタビット０の
信号ＺＢＯと論理結合する。これにより、監視すべき信
号の基準値超過および基準値過少を同様に表示する、何
らかの誤差信号がこの排他的ＯＲ回路５６の出力端子５
８に現れる。
監視サイクル内に現れる誤差信号は一方では接続導線（
５０を介して制御ユニット２６に直接送られ、他方では
次の監視サイクルの開始まで中間的にシフトレジスタ６
２内に記憶され、次にはじめてその出力端子（３４を介
して制御ユニット２６に送られる。シフトレジスタ６２
は２進カウンタと同様にそのクロック信号入力端子６６
を介してクロック信号ＣＬにより制）′ｎされる。
５０を介して制御ユニット２６に直接送られ、他方では
次の監視サイクルの開始まで中間的にシフトレジスタ６
２内に記憶され、次にはじめてその出力端子（３４を介
して制御ユニット２６に送られる。シフトレジスタ６２
は２進カウンタと同様にそのクロック信号入力端子６６
を介してクロック信号ＣＬにより制）′ｎされる。
制御ユニット２６は、２進カウンタ前設定のために、基
準値を基準値記憶装置３０内に記憶するために、および
シフトレジスタ６２内に中間的に記憶された誤差信号の
評価のために、その接続端子６８を介して、図には示さ
れていない電子式データ処理装置と接続される。
準値を基準値記憶装置３０内に記憶するために、および
シフトレジスタ６２内に中間的に記憶された誤差信号の
評価のために、その接続端子６８を介して、図には示さ
れていない電子式データ処理装置と接続される。
以上、複数のアナログ電気信号の断続的自動監視の第１
図に示す回路配置を説明してきたので、以下に第１図と
第２図とを用いてこの回路配置の機能を詳細に説明する
。
図に示す回路配置を説明してきたので、以下に第１図と
第２図とを用いてこの回路配置の機能を詳細に説明する
。
監視すべきアナログ電気信号はマルチプレクサ１０のた
とえば２ 個の入力端子に送られる。既述のようにマル
チプレクサ１０のアドレス入力は２進カウンタ３４のカ
ウンタビット１ないしＮにより制御される。基準値記憶
装置３０は２進カウンタ３４のカウンタビット０ないし
Ｎでアドレスされるのとは差異がある。監視すべき各信
号て対しアドレスが偶数（０を含む）のときは、基準値
記憶装置３０は小基準値を含み、アドレスが１つ上の奇
数のときは大基準値を含む。この基準値は、初期化段階
の間、制御ユニット２６による制御のもとで、第１図に
図示されてない電子式データ処理装置により記憶される
。第１の監視サイクルがはじまる前に、２進カウンタ３
４は同様て制御ユニット２６による制御のもとカウンタ
状態２−１に前設定される。このカウンタ状態において
は２進カウンタ３４のすべてのカウンタビットの信号は
Ｈの状態にあるので、スタートの監視サイクルにおいて
最初の正のクロック信号の立上りが現涯たときは、すべ
てのカウンタビットＯないしＮの信号は状態りをとる。
とえば２ 個の入力端子に送られる。既述のようにマル
チプレクサ１０のアドレス入力は２進カウンタ３４のカ
ウンタビット１ないしＮにより制御される。基準値記憶
装置３０は２進カウンタ３４のカウンタビット０ないし
Ｎでアドレスされるのとは差異がある。監視すべき各信
号て対しアドレスが偶数（０を含む）のときは、基準値
記憶装置３０は小基準値を含み、アドレスが１つ上の奇
数のときは大基準値を含む。この基準値は、初期化段階
の間、制御ユニット２６による制御のもとで、第１図に
図示されてない電子式データ処理装置により記憶される
。第１の監視サイクルがはじまる前に、２進カウンタ３
４は同様て制御ユニット２６による制御のもとカウンタ
状態２−１に前設定される。このカウンタ状態において
は２進カウンタ３４のすべてのカウンタビットの信号は
Ｈの状態にあるので、スタートの監視サイクルにおいて
最初の正のクロック信号の立上りが現涯たときは、すべ
てのカウンタビットＯないしＮの信号は状態りをとる。
次にマルチプレクサ１ｏも基準値記憶装置３０も、全体
アドレス位置において状態りを有するアドレスでアドレ
スされる。このアトゞレスにおいて、マルチプレクサ１
ｏのアナログ入力端子１はマルチプレクサ１０の出力端
子１４に接続され、したがって最初に監視すべき信号は
保持要素１Ｇに送られる。クロック信号ＣＬが状態Ｈに
おいて保持要素１６の制御入力端子４８にはＡＮＤ回路
５２から状態Ｈを有する信号が与えられるので、保持要
素１６に存在する信号は、この状態Ｈの中に取込まれ、
これにより比較器２０の測定入力端子１８に送られる。
アドレス位置において状態りを有するアドレスでアドレ
スされる。このアトゞレスにおいて、マルチプレクサ１
ｏのアナログ入力端子１はマルチプレクサ１０の出力端
子１４に接続され、したがって最初に監視すべき信号は
保持要素１Ｇに送られる。クロック信号ＣＬが状態Ｈに
おいて保持要素１６の制御入力端子４８にはＡＮＤ回路
５２から状態Ｈを有する信号が与えられるので、保持要
素１６に存在する信号は、この状態Ｈの中に取込まれ、
これにより比較器２０の測定入力端子１８に送られる。
同時１／ｃ１最初に監視すべき信号（・で対してアドレ
スＯとして基準値記憶装置３０内にディジタルとして記
憶されている小基準値が読取られて、ディジタル／アナ
ログ変換器２４を介して比較器２（３０暴準入力端子２
２に送られる。最初に監視すべき信号は２■の電圧を有
し、したがってアビレス０で基準値記憶装置３０内に記
憶されている１ｖの基準値を超えるので、比較器出力信
号は状態りを維持する。この比較器出力信号は排他的Ｏ
Ｒ回路５６内でカウンタビットＯの信号ＺＢＯと論理１
清合される。カウンタビットＯの信号ＺＢＯは状態りを
有しているので、排他的ＯＲ回路５６の出力端子５８に
現れる信号は比較器２０の出力信号と一致して状態りを
とる。
スＯとして基準値記憶装置３０内にディジタルとして記
憶されている小基準値が読取られて、ディジタル／アナ
ログ変換器２４を介して比較器２（３０暴準入力端子２
２に送られる。最初に監視すべき信号は２■の電圧を有
し、したがってアビレス０で基準値記憶装置３０内に記
憶されている１ｖの基準値を超えるので、比較器出力信
号は状態りを維持する。この比較器出力信号は排他的Ｏ
Ｒ回路５６内でカウンタビットＯの信号ＺＢＯと論理１
清合される。カウンタビットＯの信号ＺＢＯは状態りを
有しているので、排他的ＯＲ回路５６の出力端子５８に
現れる信号は比較器２０の出力信号と一致して状態りを
とる。
クロック信号ＣＬの次の正の立上りと共に、排他的ＯＲ
回路５６の出力信号のそのときの状態がシフトレジスタ
６２に受取られる。この正の立上りと共に同時ＶＣ２進
カウンタ３４は１だけ増加され、したがってカウンタビ
ット０の信号はこのとき状態Ｈとなる。カウンタビット
Ｏはマルチプレクサ１０に接続されないので、マルチプ
レクサ１０の出力端子１４においては最初に監視すべき
信号が保持される。保持要素１６の制御入力端子４８に
存在するＡＮＤ回路５２の出力信号はカウンタビットＯ
が状態Ｈを有する場合は状態りをとるので、保持要素１
６は遮断される。カウンタビットＯの信号はしかしなが
ら基準値記憶装置３０のアドレス化に使用されるので、
最初に監視すべき信号に対してアドレス１のもとで記憶
されている３ｖという大基準値が読取られ、ディジタル
／アナログ変換器２４を介して比較器２０の基準値入力
端子２２に送られる。この基準値は最初に監視すべき２
ｖの信号より大であるので、比較器出力信号は状ｎＨを
とる。この比較器出力信号をそれ自身状・Ｊ ＩＩにち
るカウンタビット０の信号と排他的ＯＲ回路５６内で論
理結合をなすことにより、その出力端子５８に状態りを
有する信号が形吸される。これは第２図と一致し、第２
図は、マルチプレクサ１０のアナログ入力端子１に存在
する最初に監視すべき信号は、これに対し設定された１
■の小基準値よりは大で、３ｖ大基準値よりは小さいこ
とを示している。
回路５６の出力信号のそのときの状態がシフトレジスタ
６２に受取られる。この正の立上りと共に同時ＶＣ２進
カウンタ３４は１だけ増加され、したがってカウンタビ
ット０の信号はこのとき状態Ｈとなる。カウンタビット
Ｏはマルチプレクサ１０に接続されないので、マルチプ
レクサ１０の出力端子１４においては最初に監視すべき
信号が保持される。保持要素１６の制御入力端子４８に
存在するＡＮＤ回路５２の出力信号はカウンタビットＯ
が状態Ｈを有する場合は状態りをとるので、保持要素１
６は遮断される。カウンタビットＯの信号はしかしなが
ら基準値記憶装置３０のアドレス化に使用されるので、
最初に監視すべき信号に対してアドレス１のもとで記憶
されている３ｖという大基準値が読取られ、ディジタル
／アナログ変換器２４を介して比較器２０の基準値入力
端子２２に送られる。この基準値は最初に監視すべき２
ｖの信号より大であるので、比較器出力信号は状ｎＨを
とる。この比較器出力信号をそれ自身状・Ｊ ＩＩにち
るカウンタビット０の信号と排他的ＯＲ回路５６内で論
理結合をなすことにより、その出力端子５８に状態りを
有する信号が形吸される。これは第２図と一致し、第２
図は、マルチプレクサ１０のアナログ入力端子１に存在
する最初に監視すべき信号は、これに対し設定された１
■の小基準値よりは大で、３ｖ大基準値よりは小さいこ
とを示している。
クロック信号ＣＬの次の正の立上りと共に、排他的ＯＲ
回路５６の出力信号のそのときの状態がシフトレジスタ
６２に受取られる。さらに２進カウンタ３４は新たに１
だけカウントされてカウンタ値は２に上げられる（カウ
ンタビット１の信号＝Ｈおよびカウンタビット○の信号
＝Ｌ）。このアドレスでマルチプレクサ１０のアナログ
入力端子２がマルチプレクサ１０の出力端子１４に結合
され、これにより２番目に監視すべきＩＶの１３号が比
較器２０の測定入力端子１８へ送られる。同時に２番目
に監視すべき信号に対して設定された２ｖという小基準
値が比較器２０の基準入力端子２２に送られる。しかし
ながら小基準値は２番目に監視すべき信号より大きいの
で、排他的ＯＲ回路５６の出力端子５８における信号は
状態Ｈをとり、すなわち誤差信号が存在する。
回路５６の出力信号のそのときの状態がシフトレジスタ
６２に受取られる。さらに２進カウンタ３４は新たに１
だけカウントされてカウンタ値は２に上げられる（カウ
ンタビット１の信号＝Ｈおよびカウンタビット○の信号
＝Ｌ）。このアドレスでマルチプレクサ１０のアナログ
入力端子２がマルチプレクサ１０の出力端子１４に結合
され、これにより２番目に監視すべきＩＶの１３号が比
較器２０の測定入力端子１８へ送られる。同時に２番目
に監視すべき信号に対して設定された２ｖという小基準
値が比較器２０の基準入力端子２２に送られる。しかし
ながら小基準値は２番目に監視すべき信号より大きいの
で、排他的ＯＲ回路５６の出力端子５８における信号は
状態Ｈをとり、すなわち誤差信号が存在する。
２進カウンタ３４がさらに増加されることてより、２番
目に監視すべき信号に対し基準値記憶装置３０内にアド
レス３に記憶されている３ｖという大基準値が比較器２
０へ送られる。この基準値は２番目に監視すべき信号よ
り大きいので、排他的ＯＲ回路５６の出力信号は新たを
て状態りをとる。
目に監視すべき信号に対し基準値記憶装置３０内にアド
レス３に記憶されている３ｖという大基準値が比較器２
０へ送られる。この基準値は２番目に監視すべき信号よ
り大きいので、排他的ＯＲ回路５６の出力信号は新たを
て状態りをとる。
すなわち再び誤差信号は現われなくなる。
２進カウンタ３ ＝１が１つカウントされると、３番目
に監視すべき信号に対し基準値記憶装置３゜内にアドレ
ス４に記憶されている一１■という小基準値が比較器２
ｏに送られる。さらにマルチプレクサ１０のアナログ入
力端子３がマルチプレクサ１０の出力端子１４に結合さ
れる。３ｖを有する監視すべき信号は−ＩＶという小基
準値よシ小さくないので、排他的ＯＲ回路５６の出力端
子５８にけＧ６差信号が発生１−＆い４弧第の有軸の４
４１定は、２進カウンタ３４がさらにカウントされて増
加さル、アドレス５に記憶されている１■という大基）
′隼値が比較器２０に送られてはじめて可能となる。こ
のときは３ｖを有する監視すべき信号が１■という大基
準値よシ高いので誤差信号が発生する。これらの判定工
程は第２図の記載かられかる。
に監視すべき信号に対し基準値記憶装置３゜内にアドレ
ス４に記憶されている一１■という小基準値が比較器２
ｏに送られる。さらにマルチプレクサ１０のアナログ入
力端子３がマルチプレクサ１０の出力端子１４に結合さ
れる。３ｖを有する監視すべき信号は−ＩＶという小基
準値よシ小さくないので、排他的ＯＲ回路５６の出力端
子５８にけＧ６差信号が発生１−＆い４弧第の有軸の４
４１定は、２進カウンタ３４がさらにカウントされて増
加さル、アドレス５に記憶されている１■という大基）
′隼値が比較器２０に送られてはじめて可能となる。こ
のときは３ｖを有する監視すべき信号が１■という大基
準値よシ高いので誤差信号が発生する。これらの判定工
程は第２図の記載かられかる。
２進カウ／り３４の逐次増加カウントをカウンタ状態２
−１まで行なうことによって、全体で２Ｎ個の電気アナ
ログ信号がそれぞれ、それに設定された小基準値および
大基準値と比較される。
−１まで行なうことによって、全体で２Ｎ個の電気アナ
ログ信号がそれぞれ、それに設定された小基準値および
大基準値と比較される。
これらの信号はまた設定許容範囲内にあるか否かが自動
的に検査される。
的に検査される。
複数信号に対する１監視サイクルが終了すると、次の監
視サイクルの開始の前に、今終了したばかりの監視サイ
クルの中で発生して、シフトレジスタ６２内に記憶され
た誤差信号が電子データ処理装置内で評価可能でちる。
視サイクルの開始の前に、今終了したばかりの監視サイ
クルの中で発生して、シフトレジスタ６２内に記憶され
た誤差信号が電子データ処理装置内で評価可能でちる。
監視サイクル中に誤差測定が発生して、制御ユニット２
６ないしそれに接続されたデータ処理装置で誤差として
認識させる場合は、制御ユニット２６がカウント方向入
力端子４０から２進カウンタ３４をそれに応じて制御す
ることてより、この測定をただちに繰返すことが可能で
ちる。さらに、監視サイクル中に、たまたまデータのな
いマルチプレクサ１０のアナログ入力端子１２を飛び越
すには、２進カウンタ３４のカウント前設定入力端子４
２から、データのないアナログ入力端子１２のアドレス
が飛び越されるように前設定することにより可能となる
。
６ないしそれに接続されたデータ処理装置で誤差として
認識させる場合は、制御ユニット２６がカウント方向入
力端子４０から２進カウンタ３４をそれに応じて制御す
ることてより、この測定をただちに繰返すことが可能で
ちる。さらに、監視サイクル中に、たまたまデータのな
いマルチプレクサ１０のアナログ入力端子１２を飛び越
すには、２進カウンタ３４のカウント前設定入力端子４
２から、データのないアナログ入力端子１２のアドレス
が飛び越されるように前設定することにより可能となる
。
第１図は本発明の実施例、および
第２図は第１図の回路配置の中の数点における信号経過
を示す。 ＩＱ ＭＵＸ：マルチプレクサ １２監視アナログ信号入力端子 １５ ＨＧ：保持要素 ２０ Ｃ：比較器２４
Ａ１０：ディジタルアナログ変換器２６制御ユニツト ３Ｑ ＲＳ：基準値記憶装置 ３４ ＢＣ： ２進カウンタ ５０ ＵＮＤ： ＡＮＤ回路 ５６ ＥＸＯＲ：排他的ＯＲ回路 ６２ ＳＲ：シフトレジスタ ＣＬクロック信号 ＺＢＯ比較器に両基準値のいずれがきているかを示す識
別信号 カウンタビット０ （外５名） 倣 −り亮 手続補正ｍ ２、発明の名称 複数のアナログ電気信号の自動監視回路装置３、補正を
する者 事件との関係 特許出願人 住所 名 称 ニックスドルフ・コンブ−ター・アクチェン
ゲゼルシャフト ４、代理人 ５、補正の対象
を示す。 ＩＱ ＭＵＸ：マルチプレクサ １２監視アナログ信号入力端子 １５ ＨＧ：保持要素 ２０ Ｃ：比較器２４
Ａ１０：ディジタルアナログ変換器２６制御ユニツト ３Ｑ ＲＳ：基準値記憶装置 ３４ ＢＣ： ２進カウンタ ５０ ＵＮＤ： ＡＮＤ回路 ５６ ＥＸＯＲ：排他的ＯＲ回路 ６２ ＳＲ：シフトレジスタ ＣＬクロック信号 ＺＢＯ比較器に両基準値のいずれがきているかを示す識
別信号 カウンタビット０ （外５名） 倣 −り亮 手続補正ｍ ２、発明の名称 複数のアナログ電気信号の自動監視回路装置３、補正を
する者 事件との関係 特許出願人 住所 名 称 ニックスドルフ・コンブ−ター・アクチェン
ゲゼルシャフト ４、代理人 ５、補正の対象
Claims (11)
- （１）基準値との順次比較とその比較結果とにより複数
のアナログ電気信号が所定の許容範囲内に保持されてい
るか否かを自動的に監視して、許容範囲外にあることの
誤差信号を記憶するための回路装置において： 監視すべき当該信号が比較器（２０）に接続されるのと
同じクロックパルス時刻に基準値記憶装置（３０）が呼
出され、基準値記憶装置（３０）からは各信号に割当て
られた基準値がクロックパルスごとに順次に読取られて
比較器（２０）に送られること；および許容範囲外のと
きそれを記憶しておくべき誤差信号を得るために、比較
器（２０）のそれぞれの出力信号は、今比較器（２０）
には大小両基準値のいずれがきているかを示す識別信号
（ＺＢＯ、カウンタビットＯ）と論理結合が形成される
こと； を特徴とする自動監視回路装置。 - （２）アナログ電気信号を比較器（２０）に順次に送る
ためにマルチプレクサ（１０）が設けられることを特徴
とする特許請求の範囲第１項に記載の回路装置。 - （３）基準値と接続されるために、比較器（２０）はデ
ィジタル／アナログ交換器（２４）を介して、基準値を
ディジタルの形で保有する基準値記憶装置（３０）に接
続されることを特徴とする特許請求の範囲第１項または
第２項に記載の回路装置。 - （４）基準値記憶装置（３０）は自由にプログラムが可
能であることを特徴とする特許請求の範囲第３項に記載
の回路装置。 - （５）基準値記憶装置（３０）は監視すべき各信号に対
し、偶数のアドレスに小基準値または大基準値を含み、
一方１つ上の奇数のアドレスに大基準値または小基準値
を含むこと；および 基準値記憶装置（３０）はマルチプレクサ（１０）に比
較して２倍のサイクルで昇順に順次アドレスされること
； を特徴とする特許請求の範囲第３項または第４項に記載
の回路装置。 - （６）基準値記憶装置（３０）は２進カウンタ（３４）
のカウンタビットＯないしＮの信号で、またマルチプレ
クサ（１０）は２進カウンタ（３４）のカウンタビット
１ないしＮでアドレスされることを特徴とする最大２＾
Ｎ個のアナログ電気信号を監視するための特許請求の範
囲第５項に記載の回路装置。 - （７）識別信号（ＺＢＯ）は２進カウンタ（３４）のカ
ウンタビットＯの信号で形成されることを特徴とする特
許請求の範囲第６項に記載の回路装置。 - （８）比較器（２０）のそれぞれの出力信号と２進カウ
ンタ（３４）のカウンタビットＯの信号との論理結合は
排他的ＯＲ回路（５６）により行われることを特徴とす
る特許請求の範囲第７項に記載の回路装置。 - （９）マルチプレクサ（１０）と比較器（２０）とは、
それぞれのマルチプレクサ出力信号の受取りを制御可能
な保持要素（１６）を介して相互に結合され、保持要素
の制御入力端子（４８）はＡＮＤ回路（５２）の出力端
子（５０）に接続され、ＡＮＤ回路（５２）は、２進カ
ウンタ（３４）のカウンタビットＯの反転信号を、２進
カウンタのカウントを増大させるクロックパルス信号（
ＣＬ）と論理結合することを特徴とする特許請求の範囲
第６項ないし第８項のいずれかに記載の回路装置。 - （１０）ある監視サイクル中に発生した誤差信号はそれ
ぞれ次の監視サイクルの開始までシフトレジスタ（６２
）に記憶されることを特徴とする特許請求の範囲前出各
項のいずれかに記載の回路装置。 - （１１）２つの監視サイクル間の基準値記憶装置（３０
）のプログラムと、監視サイクルの定義された開始およ
び終了と、およびシフトレジスタ（６２）に記憶された
誤差信号の評価とを電子式データ処理装置により制御す
る制御ユニット（２６）が設けられることを特徴とする
特許請求の範囲第１０項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853541343 DE3541343A1 (de) | 1985-11-22 | 1985-11-22 | Schaltungsanordnung zur intermittierenden selbsttaetigen ueberwachung mehrerer analoger elektrischer signale |
| DE3541343.3 | 1985-11-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62175038A true JPS62175038A (ja) | 1987-07-31 |
| JPH0357660B2 JPH0357660B2 (ja) | 1991-09-02 |
Family
ID=6286585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277798A Granted JPS62175038A (ja) | 1985-11-22 | 1986-11-21 | 複数のアナログ電気信号の自動監視回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4890095A (ja) |
| EP (1) | EP0224707B1 (ja) |
| JP (1) | JPS62175038A (ja) |
| DE (2) | DE3541343A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3709805A1 (de) * | 1987-03-25 | 1988-10-13 | Kloeckner Moeller Elektrizit | Verarbeitungsmodul zur erfassung analoger eingangsgroessen, insbesondere fuer mikroprozessorsysteme und speicherprogrammierbare steuerungen |
| DE8909649U1 (de) * | 1989-08-11 | 1990-12-06 | Siemens AG, 1000 Berlin und 8000 München | Signalumsetzer mit freibleibendem Eingangsspannungspegel |
| US5111203A (en) * | 1990-11-27 | 1992-05-05 | Data Translation, Inc. | Circuitry for conditioning analog signals and converting to digital form |
| US5416727A (en) * | 1992-12-15 | 1995-05-16 | American Ceramic Service Company | Mobile process monitor system for kilns |
| US5372155A (en) * | 1993-11-02 | 1994-12-13 | You; Ching-Chuan | Joint mechanism for an umbrella |
| DE19601881A1 (de) * | 1996-01-19 | 1997-07-24 | Siemens Ag | Überwachungseinrichtung für Strom- und Leistungsaufnahme |
| TW576959B (en) * | 2001-01-22 | 2004-02-21 | Tokyo Electron Ltd | Productivity enhancing system and method thereof of machine |
| DE10307690A1 (de) * | 2003-02-21 | 2004-05-27 | Infineon Technologies Ag | Vorrichtung sowie Verfahren zur Toleranzanalyse von digitalen und/oder digitalisierten Messwerten |
| DE10332008B4 (de) * | 2003-07-14 | 2006-08-10 | Infineon Technologies Ag | Elektrische Schaltung sowie Verfahren zum Testen von elektronischen Bauteilen |
| ES2374514T3 (es) * | 2009-09-29 | 2012-02-17 | Leuze Electronic Gmbh + Co. Kg | Sensor óptico. |
| US8633844B2 (en) * | 2012-01-31 | 2014-01-21 | Silicon Laboratories Inc. | Performing digital windowing in an analog-to-digital converter (ADC) |
| DE102014102412A1 (de) | 2014-02-25 | 2015-08-27 | Pintsch Bamag Antriebs- Und Verkehrstechnik Gmbh | Vorrichtung und deren Verwendung zur Überwachung von LED-Leuchten |
| US9831889B1 (en) | 2016-10-31 | 2017-11-28 | Silicon Laboratories Inc. | Converting large input analog signals in an analog-to-digital converter without input attenuation |
| US9742423B1 (en) | 2016-10-31 | 2017-08-22 | Silicon Laboratories Inc | Separating most significant bits and least significant bits in charge storage elements of an analog-to-digital converter |
| CN108562784B (zh) * | 2018-03-14 | 2024-03-29 | 杭州思泰微电子有限公司 | 一种应用于磁电流传感器的快速过流检测电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1074486A (en) * | 1964-11-23 | 1967-07-05 | Hawker Siddeley Dynamics Ltd | Improvements in or relating to electronic signal comparators |
| DE1944191B2 (de) * | 1969-08-30 | 1971-01-14 | Siemens Ag | Anordnung zum Umsetzen von Analogwerten in Digitalwerte |
| JPS55100741A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Multi-input comparator |
-
1985
- 1985-11-22 DE DE19853541343 patent/DE3541343A1/de not_active Ceased
-
1986
- 1986-10-24 EP EP86114814A patent/EP0224707B1/de not_active Expired - Lifetime
- 1986-10-24 DE DE8686114814T patent/DE3676963D1/de not_active Expired - Fee Related
- 1986-11-21 JP JP61277798A patent/JPS62175038A/ja active Granted
- 1986-11-21 US US06/933,740 patent/US4890095A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0224707B1 (de) | 1991-01-16 |
| DE3541343A1 (de) | 1987-06-25 |
| JPH0357660B2 (ja) | 1991-09-02 |
| US4890095A (en) | 1989-12-26 |
| EP0224707A1 (de) | 1987-06-10 |
| DE3676963D1 (de) | 1991-02-21 |
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