JPS6217222U - - Google Patents

Description

【図面の簡単な説明】

第１図は、従来、用いられていたＢ級ブツシユ
ブル増幅回路を示す図。第２図は、従来、用いら
れていたＡ級シングル増幅回路を示す図。第３図
は、本考案になる増幅回路の一実施例を示す図。
第４図は、第３図に示す増幅回路のバイアス電圧
を示す図。 １１…トランジスタ、１２…入力トランス、１
３…出力トランス、１４…負荷、２１…トランジ
スタ、２２…出力トランス、２３…負荷、３１…
電圧増幅段、３２…ドライバ段、３３…ＰＮＰト
ランジスタ、３４…ＮＰＮトランジスタ、３５…
帰還抵抗、３６…帰還抵抗、３７…バイアス抵抗
、３８…出力コンデンサ、４１…電源電圧、４２
…無入力時のＰｃｈＭＯＳＦＥＴのドレイン電圧
、４３…無入力時のＮｃｈＭＯＳＦＥＴのドレイ
ン電圧、４４…交流信号印加時のＰｃｈＭＯＳＦ
ＥＴのドレイン電圧、４５…交流信号印加時のＮ
ｃｈＭＯＳＦＥＴのドレイン電圧。

Claims (1)

【実用新案登録請求の範囲】
1. Ｃ―ＭＯＳトランジスタよりなる電圧増幅段、
   前記電圧増幅段の出力に接続されるドライバー段
   及び、ＰＮＰトランジスタとＮＰＮトランジスタ
   の直列接続よりなる電力増幅段より構成され、前
   記ドライバー段はＰチヤンネルＭＯＳトランジス
   タのドレイン電極とＮチヤンネルＭＯＳトランジ
   スタのドレイン電極をバイアス抵抗を介して直列
   接続してなり、前記ＰＮＰトランジスタのベース
   電極は前記ＰチヤンネルＭＯＳトランジスタのド
   レイン電極と前記バイアス抵抗の接続点に接続さ
   れ、前記ＮＰＮトランジスタのベース電極は前記
   ＮチヤンネルＭＯＳトランジスタのドレイン電極
   と前記バイアス抵抗の接続点に接続され、前記Ｐ
   ＮＰトランジスタ及び前記ＮＰＮトランジスタは
   前記電圧増幅段及びドライバー段を構成する集積
   回路の外付け部品として接続されたことを特徴と
   する増幅回路。