JPS62164700U - - Google Patents

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JPS62164700U
JPS62164700U JP5185186U JP5185186U JPS62164700U JP S62164700 U JPS62164700 U JP S62164700U JP 5185186 U JP5185186 U JP 5185186U JP 5185186 U JP5185186 U JP 5185186U JP S62164700 U JPS62164700 U JP S62164700U
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JP
Japan
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fet switch
input resistor
switching
switch element
input
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JP5185186U
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Description

【図面の簡単な説明】
第１図は本考案に係わるサンプル・ホールド回
路の一実施例を示す構成ブロツク図、第２図は第
１図回路のタイムチヤート、第３図は第１図装置
の動作を説明するための特性曲線図、第４図〜第
６図はサンプル・ホールド回路の従来例を示す構
成ブロツク図である。 Ａ……演算増幅器、Ｒ１……入力抵抗、Ｒ２…
…帰還抵抗、Ｓ１，Ｓ３……第１のＦＥＴスイツ
チ、Ｓ２，Ｓ４……第２のＦＥＴスイツチ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力信号がその一端に接続する入力抵抗と、こ
    の入力抵抗の他端と演算増幅器の反転入力端子の
    間をスイツチングする第１のＦＥＴスイツチ素子
    と、前記入力抵抗の他端とコモンとの間をスイツ
    チングする第２のＦＥＴスイツチ素子とを備え、
    ホールド時に前記第２のＦＥＴスイツチをＴＴＬ
    レベルより高いゲート電圧でオンにするように構
    成したことを特徴とするサンプル・ホールド回路
    。
JP5185186U 1986-04-07 1986-04-07 Pending JPS62164700U (ja)

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JP5185186U JPS62164700U (ja) 1986-04-07 1986-04-07

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JP5185186U JPS62164700U (ja) 1986-04-07 1986-04-07

Publications (1)

Publication Number Publication Date
JPS62164700U true JPS62164700U (ja) 1987-10-19

Family

ID=30876497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5185186U Pending JPS62164700U (ja) 1986-04-07 1986-04-07

Country Status (1)

Country Link
JP (1) JPS62164700U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273786A (ja) * 2000-03-29 2001-10-05 Kawasaki Steel Corp サンプル・ホールド回路
JP2015170935A (ja) * 2014-03-06 2015-09-28 国立大学法人東北大学 サンプルホールド回路および高周波受信装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273786A (ja) * 2000-03-29 2001-10-05 Kawasaki Steel Corp サンプル・ホールド回路
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