JPS62164432U - - Google Patents

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JPS62164432U
JPS62164432U JP5313686U JP5313686U JPS62164432U JP S62164432 U JPS62164432 U JP S62164432U JP 5313686 U JP5313686 U JP 5313686U JP 5313686 U JP5313686 U JP 5313686U JP S62164432 U JPS62164432 U JP S62164432U
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JP
Japan
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gate
output
count clock
counter counting
demodulated signal
Prior art date
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Pending
Application number
JP5313686U
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Publication date
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Pending legal-status Critical Current

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Landscapes

  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Dc Digital Transmission (AREA)

Description

【図面の簡単な説明】
第１図は、本考案の一実施例のブロツク図、第
２図は第１図に示す信号１０３，１０５の波形図
で誤りのあるＰＳＫ復調波形と誤りの除去された
ＰＳＫ復調波形の一例を示す図、第３図は従来の
ＰＳＫ復調誤り除去回路のブロツク図である。 １……排他的論理和ゲート、２……Ｄ形フリツ
プフロツプ、３……デイレー回路、４ａ，４ｂ…
…ＡＮＤゲート、５ａ，５ｂ……カウンタ、６…
…Ｊ―Ｋ形フリツプフロツプ。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＰＳＫ復調信号とカウントクロツクを入力する
    第１のＡＮＤゲートと、この第１のＡＮＤゲート
    の出力をカウントする第１のカウンタと、前記Ｐ
    ＳＫ復調信号を反転出力した信号と前記カウント
    クロツクを入力する第２のＡＮＤゲートと、この
    第２のＡＮＤゲートの出力をカウントする第２の
    カウンタと前記第１および第２のカウンタの出力
    によりセツト、リセツトされるＪ―Ｋ形フリツプ
    フロツプとを含むことを特徴とするＰＳＫ復調誤
    り除去回路。
JP5313686U 1986-04-08 1986-04-08 Pending JPS62164432U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5313686U JPS62164432U (ja) 1986-04-08 1986-04-08

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5313686U JPS62164432U (ja) 1986-04-08 1986-04-08

Publications (1)

Publication Number Publication Date
JPS62164432U true JPS62164432U (ja) 1987-10-19

Family

ID=30878922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5313686U Pending JPS62164432U (ja) 1986-04-08 1986-04-08

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JP (1) JPS62164432U (ja)

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