JPS62157396A - Ｍｏｓ記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＭＯＳ記憶回路であって、ワード線を駆動するトラジス
タとり一ドイネープル信号線を駆動するトランジスタの
駆動能力をほぼ同一にするとともに、ワード線を駆動す
るトランジスタの出力からセルまでの負荷とリードイネ
ーブル信号線を駆動するトランジスタから該セルと同一
のビット線に接続するセンスアンプまでの負荷をほぼ同
一に設定することにより、いずれのセルのデータ読み出
しについてもワード信号からリードイネーブル信号まで
の時間差を同一に設定することを可能とする。

〔産業上の利用分野〕

本発明はＭＯＳ記憶回路に関するものであり。

更に詳しく言えばＭＯＳ記憶回路のセルのデータ読み出
しに関する。

〔従来の技術〕

第２図は０ＭＯ３構成のＭＯＳ記憶回路の部分回路図で
あり、ｌはデータが記憶されるセルである。セルｌはラ
ッチ回路を形成するイン／（−タ２．３とＮチャネル型
トランスファゲートトランジスタＱｌ、Ｑ２からなり、
Ｑｌ、Ｑ２のゲートにはワード線４が接続されている。

５はセンスアンプであり、トランジスタＱ３〜Ｑ７から
なっている。Ｑ３．Ｑ４ｔ＊Ｐチャネル型トランジスタ
であり、Ｑ５〜Ｑ７はＮチャネル型トランジスタである
。Ｑ７はセンスアンプイネーブルトランジスタであり、
そのゲート！±１ノードイネーブル信号線に接続されて
いる。また５、６Ｃ±ビツトａであり、それぞれＱ３　
、Ｑ５のゲートとＱ４　、Ｑ６のゲートに接続している
。

次に第２図の回路において、セル１からデータを読み出
すときの動作について説明する　ｌ、Ｘまセルｌの記憶
データはイン／く一夕２の入力側を高レベル、出力側を
低レベルにしてｌ、％るものであるとする。

まずアドレス信号により不図示のデコーダ回路を駆動し
てワード線４を選択し、ワード線４を高レベルにする。

これによりＱｌ、Ｑ２が開くので、ビット線６はセル１
のデータにより高レベル側に引き上げられ、一方ビット
線７は低レベル側に引き下げられる。しかしインバータ
２．３にとってビット線６．７の負荷は大きいから、ビ
ット線６，７に現れる電圧は微小である。従ってその電
圧差も小さいから、このままでは回路の外部にデータを
取り出すことができない、そこでセンスアンプ５により
この電圧差を増幅するのである。

すなわちビット線７が低レベル側に引き下げられるとＱ
４がオンしてビット線６に電流を供給し、ますますビッ
ト線６を高レベル側に引き上げる。一方ビット線６は高
レベル側に引き上げられるのでＱ３は完全にオフしてビ
ット線７には電流が供給されないから、ビット線７の電
圧はそのまま維持される。

次にアドレス信号の入力から一定の時間経過後にリード
イネーブル信号を入力する。これによりリードイネーブ
ル信号線８が高レベルとなってセンスアンプイネーブル
トランジスタＱ７がオンする。Ｑ７がオンすると、オン
状態のＱ５を介してビット線７の電位を急速に低下させ
る。このときのワード線４．ビーｔ［＋ａ”ｉ、リード
イネーブル信号線８のタイミングチャートを第３図に示
す。

図のようにワードｉ４の信号の入力によってセル１のデ
ータが読み出され、ビット線７のレベル（およびピッ）
！ａ６のレベル）がある程度定まってからリードイネー
ブル信号＠８に信号を入力しなければならないから、ワ
ード線４への信号入力とリードイネーブル信号線８への
信号入力とは常に一定の時間差（これをＴｄとする。）
を必要とする。

しかしこの時間差が短か過ぎると、ビット線のレベルの
安定しないうちにセンスアンプ５を作ｆｈさせることに
なって誤動作を招くことになるし、長くなり過ぎると読
み出し時間がそれだけ多なわちこの最適の時間設定は高
速かつ動作マージンの高いＭＯＳ記憶回路の作製にとっ
て非常に重要な問題となっている。

〔発明が解決しようとする問題点〕

以上のようにこの時間を最適に設定するためには、ワー
ド線を信号が伝わって所定のセルを駆動するまでの信号
伝播遅延時間とリードイネーブル信号線を信号が伝わっ
て所定やセンスアンプを駆動するまでの信号伝播遅延時
間を十分考慮しなければならない。

しかし従来例のＭＯＳ記憶回路によれば、ワード線上の
負荷とリードイネーブル信号線上の負荷との間の関係に
ついては何ら考慮されていないから、ワード線上の信号
伝播遅延時間とリードイネーブル信号線上の信号伝播遅
延時間も特に関係付けられていない、このため第４図の
ＭＯＳ記憶回路の回路図に示すように、例えばビーｊト
線Ｂｌ（Ｂｌ）についての時間差Ｔｄとビット線ｖ、／
　　？１１　　　　％　　１＋　　１＋、−＋ｎｋ　　
ｌｌｎ　　Ｖ−中Ｕ　　ＩＪＬ　　Ｌｆｌ　　　　−−
１＋る、すなわち各ビット線についてのＴｄはばらつい
ているので回路全体としての最適の時間差Ｔｄの設定が
困難となり、ＭＯＳ記憶回路の高速化および高い動作マ
ージンの確保できないという問題点がある。

本発明はかかる従来の問題点に鑑みて創作されたもので
あり、高速かつ高性能のＭＯＳ記憶回路の提供を目的と
する。

〔問題点を解決するための手段〕

本発明はワード信号によりワード線を駆動して所定のセ
ルのデータをビット線に読み出した後、該ワード信号か
ら一定の時間経過後、リードイネーブル信号によりリー
ドイネーブル信号線を駆動して該ビット線に接続するセ
ンスアップからセルのデータを増幅して取り出すＭＯＳ
記憶回路において、いずれのセルのデータ読み出しにつ
いても前記ワード信号からり−ドイネーブル信号までの
時間を同一にすることができるように、前記ワード線を
駆動するトラジスタと前記リードイネーブル信号線を駆
動するトランジスタの駆動能力をほぼ同一にするととも
に、ワード線を駆動するトランジスタの出力からセルま
での負荷とり−ドイネーブル信号線を駆動するトランジ
スタの出力から該セルと同一のビット線に接続するセン
スアンプまでの負荷をほぼ同一に設定していることを特
徴とする。

〔作用〕

ワード線を駆動するトランジスタの駆動ず上方とり−ド
イネーブル信号線を駆動するトランジスタの駆動能力を
ほぼ同一にしているとともに、各トランジスタから同一
のビット線に接続するセルおよびセンスアンプまでの負
荷をほぼ同一にしているので、それぞれの信号伝播時間
は同じになる。

すなわちいずれのビット線についても上記の信号伝播時
間が同じようになるように回路を構成しているので、ど
のセルの読み出しについてもワード信号とリードイネー
ブル信号の作動時間差を最適の値に設定することが可能
となる。従ってＭＯＳ記憶回路の高速化および高い動作
マージンの確保が可能となる。

〔実施例〕

次に図を参照しながら実施例について説明する。第１図
は本発明の実施例に係るＣ−ＭＯ５構成のＭＯＳ記憶回
路の回路図であり、９はアドレス信号を入力とするデコ
ーダ回路である。１Ｏ１１１はインバータであり、それ
ぞれワード線１２．１３を駆動する。

１４．１５はワード線１２に接続するセルであり、１６
．１７はワード線１３に接続するセルである。またＱ８
．Ｑ９はセル１４のトランスファゲートトランジスタで
あり、ＱＩＯ，Ｑｌｌはセル１５のトランスファゲート
トランジスタである。１８は遅延回路であり、ワード線
１２゜１３をゲートとするトランジスタＱ１２゜Ｑ１３
およびリードイネーブル信号を入力とするトランジスタ
Ｑ１４からなっている。

ンバータであり、リードイネーブル信号＆１２０を駆動
する。Ｑ１５はダミートランジスタであり、Ｑ１２やＱ
１３と同じゲート容量をもっている。

２１はビット線２２．２３に出力されるセルのデータを
増幅して検出するセンスアンプであり、Ｑ１６．Ｑ１７
はセンスアンプイネーブルトランジスタである。なおＱ
１６．Ｑ１７のゲート容置はそれぞれセル１４のＱ８．
Ｑ９のゲート容量に等しく形成されている。また２４は
ビット線２５．２６に出力されるセルのデータを増幅し
て検出するセンスアンプである。そしてセンスアンプイ
ネーブルトランジスタＱ１６．Ｑ１７のゲート容量は、
それぞれセル１４のＱ８．Ｑ９のゲート容量に等しくな
るように形成されている。

次に本発明の実施例の動作について説明する。

いまセル１４からデータが読み出しされる場合について
説明する。まずアドレス信号が入力し、ワード線１２が
選択される。すなわちインバータｌＯの出力は高レベル
となってセル１５のＱ８おているデータはビット線２２
および２３に読み出される。

一方、Ｑ１４に入力されるリードイネーブル信号はＱ１
４をオンする。この時点でワード線１２が選択されてい
ると、Ｑ１２はオンしてインバータ１９の入力を低レベ
ルに下げるが、Ｑ１２はオン抵抗が大きいので一定の時
間を要することになる。

インバータ１９の入力が低レベルに達してその出力が高
レベルになるとり一ドイネープル信号線２０が高レベル
になり、リードイネーブルトランジスタＱ１６．Ｑ１７
がオンする。これにより既にビット線２２．２３に読み
出されれているセル１４のデータは増幅されて確実に外
部から検出することができる。

ところで本発明の実施例によれば、インバータ１０と１
９の駆動能力が同一で、かつインバータ１０の出力の負
荷とインバータ１９の出力の負荷が同一になるように構
成されているので、インへ−タｌＯによってセル１４の
Ｑ８．Ｑ９がオンするまでの遅延時間とインバータ１９
によってセンスアンプ２１のＱ１６．Ｑ１７がオンする
までの遅延時間は同じとなる。すなわちワード線１１が
高レベルに達する時間とり−ドイネープル信号線２０が
高レベルに達する時間との時間差Ｔｄは遅延回路１８な
どによって一義的に定まり、インバータｌＯおよびイン
バータ１９より内部の回路状態には依存しないことを意
味する。

このことはすべてのセルについて言えるから、本発明の
実施例回路のＴｄは唯一つとなり、従来例回路のように
Ｔｄがばらつくことなく最適のＴｄ値を設定することが
可能となる。

セル数が多くなればそれだけＴｄもばらつくので、本発
明は特に大容量のＭＯＳ記憶回路にとって効果が大きい
。

なお実施例ではセル１４のＱ８．Ｑ９のゲート容量とセ
ンスアンプ２Ｌのセンスアンプイネーブルトランジスタ
のゲート容量を等しくするため２個のトランジスタＱ１
６．Ｑ１７を用いたが、ゲート容量を等価にする場合に
は１つでもよいことは明らかである。

また実施例ではワード線１２に接続するトランジスタの
ゲート容量とリードイネーブル信号線２０に接続するト
ランジスタのゲート容量を等しくすることを第１の目標
としたが、信号線の負荷としてはもちろん配線容量や配
線抵抗も含まれる。従って配線容量などが無視できない
値の場合には、負荷としてこれらについても配慮される
ことが望ましい。

〔発明の効果〕

以上説明したように、本発明によればいずれのセルの読
み出しについてもＴｄを同じくすることができるので、
ＭＯＳ記憶回路の高速動作および高い動作マージンの確
保が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係るＭＯＳ記憶回路の回路図
である。 第２図はＭＯＳ記憶回路の部分回路図であり、イミング
チヤードである。 第４図は従来例に係るＭＯＳ記憶回路の構成図である。 第１図において、 ９・・・デコーダ回路 １０．１１，２０・・・インバータ １２．１３・・・ワード線 １４〜１７・・・セル １８・・・遅延回路 ２０・・・リードイネーブル信号線 ２１．２４・・・センスアンプ ２２．２３，２５．２６・・・ビット線Ｑ１２〜Ｑ１９
・・・Ｎチャネルトランジスタ代理人　弁理士　井桁　
貞−一・ セ東ビ 墨ｐ　　　　　　　　　　　　− Ａｓｖ＋

Claims (1)

【特許請求の範囲】
1. ワード信号によりワード線を駆動して所定のセルのデー
   タをビット線に読み出した後、該ワード信号から一定の
   時間経過後、リードイネーブル信号によりリードイネー
   ブル信号線を駆動して該ビット線に接続するセンスアッ
   プからセルのデータを増幅して取り出すＭＯＳ記憶回路
   において、いずれのセルのデータ読み出しについても前
   記ワード信号からリードイネーブル信号までの時間を同
   一にすることができるように、前記ワード線を駆動する
   トラジスタと前記リードイネーブル信号線を駆動するト
   ランジスタの駆動能力をほぼ同一にするとともに、ワー
   ド線を駆動するトランジスタの出力からセルまでの負荷
   とリードイネーブル信号線を駆動するトランジスタの出
   力から該セルと同一のビット線に接続するセンスアンプ
   までの負荷をほぼ同一に設定していることを特徴とする
   ＭＯＳ記憶回路。