JPS62154749U - - Google Patents
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- Publication number
- JPS62154749U JPS62154749U JP4118786U JP4118786U JPS62154749U JP S62154749 U JPS62154749 U JP S62154749U JP 4118786 U JP4118786 U JP 4118786U JP 4118786 U JP4118786 U JP 4118786U JP S62154749 U JPS62154749 U JP S62154749U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- detection circuit
- mos transistor
- inverter circuit
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案に依る過電流検出回路を説明す
る回路図、第２図は従来の相補型ＭＯＳ半導体装
置を説明する断面図である。 １は電圧検出回路、２はインバータ回路、３は
スイツチング回路、Ｑ１，Ｑ３，Ｑ５はＰチヤン
ネルＭＯＳトランジスタ、Ｑ２，Ｑ４はＮチヤン
ネルＭＯＳトランジスタである。
る回路図、第２図は従来の相補型ＭＯＳ半導体装
置を説明する断面図である。 １は電圧検出回路、２はインバータ回路、３は
スイツチング回路、Ｑ１，Ｑ３，Ｑ５はＰチヤン
ネルＭＯＳトランジスタ、Ｑ２，Ｑ４はＮチヤン
ネルＭＯＳトランジスタである。
Claims (1)
- 通常時に導通している第１ＭＯＳトランジスタ
と通常時に遮断している第２ＭＯＳトランジスタ
で形成された電圧検出回路と、該電圧検出回路の
出力により制御されるインバータ回路、該インバ
ータ回路の出力により制御され且つ電源ラインの
オンオフを行うスイツチング回路とを備え、前記
電源ラインに過電流が流れるとスイツチング回路
に発生する電圧降下により前記第２ＭＯＳトラン
ジスタを導通させて前記インバータ回路の出力を
反転させて前記スイツチング回路で電源ラインを
オフすることを特徴とする過電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118786U JPS62154749U (ja) | 1986-03-20 | 1986-03-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118786U JPS62154749U (ja) | 1986-03-20 | 1986-03-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154749U true JPS62154749U (ja) | 1987-10-01 |
Family
ID=30855955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118786U Pending JPS62154749U (ja) | 1986-03-20 | 1986-03-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154749U (ja) |
-
1986
- 1986-03-20 JP JP4118786U patent/JPS62154749U/ja active Pending