JPS62154291A

JPS62154291A - ダイナミツク型ｒａｍ

Info

Publication number: JPS62154291A
Application number: JP60292674A
Authority: JP
Inventors: Kazuya Ito; 和弥伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、たとえば、自動リフレ
ッシュ回路を内蔵するものに利用して有効な技術に関す
るものである。

〔背景技術〕

ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう、このため、常にメモリセルに正確な情報を記憶さ
せておくためには、メモリセルに記憶されている情報を
その情報が失われる前に読み出して、これを増幅して再
び同じメモリセルに書込む動作、いわゆるリフレッシュ
動作を行う必要がある。たとえば、６４にピントのダイ
ナミック型ＲＡＭにおけるメモリセルの自動リフレッシ
ュ方式として、「電子技術１誌のＶｏ１２３、Ｎ０９３
の３０頁〜３３頁に示されている自動リフレッシュ回路
が公知である。すなわち、ダイナミック型ＲＡＭに、リ
フレッシュ制御用の外部端子を設けて、この外部端子に
所定のレベルのリフレッシュ制御信号ＲＥＦを印加する
ことにより、ダイナミック型ＲＡＭ内の複数のメモリセ
ルが自動的にリフレッシュされるオートリフレッシュ機
能と、上記リフレッシュ制御信号ＲＥＦを所定のレベル
にしつづけることにより内蔵のタイマー回路を作動させ
て、一定周期ごとに上記リフレッシュ動作を行うセルフ
リフレッシュ機能とが設けられている。

このような従来の自動リフレッシュ回路におけるセルフ
リフレッシュサイクルは、全てのメモリセルに対して同
じ周期によってリフレッシュ動作を行うものであるので
、ソーストケースを考慮した約２〜４ｍｓ程度の比較的
短いリフレッシュ周期が選ばれる。ダイナミック型ＲＡ
Ｍにあっては、。

このように比較的短い時間間隔で常にリフレッシュ動作
行うため、その消費電力の大半は、リフレッシュ動作に
よるものとなってしまう。

本願発明者等は、メモリセルの情報記１，９保持時間に
ついて検討した結果、大半のメモリセルにおける情報記
憶保持時間が約４００〜１０１００Ｏ程度と大きく、半
導体ウェハー上に完成された多数の半導体チップ（ダイ
ナミック型ＲＡＭ）の中のいくつかのチップの限られた
メモリセルのみがプロセス不良等により落ちこぼれ的に
数＋ｎｓ程度のリフレッシュ周期を必要とするものであ
ることを見いだした。

一方、ダイナミック型ＲＡＭをスタティック型ＲＡＭと
互換性を持たせるために、その外部端子の配列をスタテ
ィック型ＲＡＭと同じにしている擬似スタティック型Ｒ
ＡＭ等においては、外部アドレス信号がＸアドレスおよ
びＹアドレス別々の外部端子から入力される。このため
、外部端子数に余裕がなく、リフレッシュ制御信号用の
外部端子を単独で設けることができない、したがって、
デツプ選択信号Ｃ３を所定時間以上ローレベルにし続け
ることでリフレッシュ開始制御信号と見なすことにより
、共用化する方法が採られている。

この場合、ＲＡＭの内部においてチップ選択信号τ丁の
立ち下がり時間を監視して、通常のメモリアクセスかり
フレッシュ開始ｆｉ示かを判定するためのタイマー回路
が設けられ、このタイマー回路がリフレッシュ動作の基
本周期を決めるタイマー回路としても併用されている。

ＲＡＭの内部では、リフレッシュ勤咋時でもその最初の
サイクルでは通常の読み出し動作が行われてしまうので
、リフレッシュ開始指示を判定するまでの間、すなわち
タイマー回路の最初の設定時間、外部端子から供給され
るライトイネーブル信号〜ＶＥをハイレベルに保持し続
け、誤書込みを防止しなく７はならない。

前述のように、ダイナミック型ＲＡＭの消費電力を抑え
ようとすると、リフレッシュ周期を決定する上記タイマ
ー回路の設定時間はできるだけ長い方が効果的であるが
、外部の主装置側からみると、ライトイネーブル信号Ｗ
Ｅ等の保持時間が長くなるという問題がある。

〔発明の目的〕

この発明の目的は、セルフリフレッシュ動作時の制御信
号の保持時間が短く、しかも低消費電力化を図ったダイ
ナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明１ｍ書の記述および添付図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子から供給されるチップ選択信号の立
ち下がり時間を監視するタイマー回路と自動リフレッシ
ュ動作の周期を決定するためのタイマー回路とを別途に
設け、また後者のタイマー回路の周期を製造された個々
の半導体チップ上におけるメモリセルの情報記憶保持時
間に見合うように変更できるようにすることで、ライト
イネーブル信号ＷＥ等の保持時間を短縮し、かつ低消費
電力化を図るものである。

〔実施例〕

第１図には、この発明に係る約３２ＫＸ８ビツト構成の
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。この実施例では、特に制限されないが、メモリ
アレイはＭ−ＡＲＹ　１　、　Ｍ−ＡＲＹ２のように左
右２つに分けて配置されている。各メモリアレイＭ−Ａ
ＲＹＩ　Ｍ−ＡＲＹ２において、カラム系（データ線）
信号線は、８対の相補データ線対が一組とされ、同図に
おいては縦方向に向かうよう配置されている。すなわち
、メモリアレイを８ブロツク（マント）に分けて構成す
るのではな（，８ビツトのデータは、同一のメモリアレ
イ内の互いに隣合う８本の相補データ線対に対して、１
つのアドレスが割り当てられ、同図では横方向に順に配
置される。ロウ系アドレス選択線（ワード線）は、上記
各メモリアレイＭ−ＡＲＹ　１、Ｍ−ＡＲＹ２に対して
共通に横方向に向かうよう形成され、同図では縦方向に
順に配置される。

上記相補データ線対は、カラムスイッチＣ−３ＷＩＳＣ
−３Ｗ２を介して８対の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される０間図においては、上記共通
相補データ線対は横方向に走っている。この共通相補デ
ータ線対ＣＤＩ、ＣＤ２は、それぞれ８１固からなるメ
インアンプＭＡ１、ＭＡ２の入力端子にそれぞれ接続さ
れる。

センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ローレベルに増幅
するものである。

ロウアドレスバッフプＲ−ＡＤＢは、外部端子からのｍ
＋ｌビットのアドレス信号ＲＡＤを受け、内部相補アド
レス信号ａＯｘａｍ、ａＯ〜ａ　ｆｉｌを形成して、ロ
ウデコーダＲ−ＤＣＲに送出する。

蛙お、以後の説明および図面においては、一対の内部相
補アドレス信号、たとえばａＯｌａＯを内部相補アドレ
ス信号１０と表すことにする。したがって、上記内部相
補アドレス信号ａ　Ｑ　ｗ　ａ　ｍ、］Ｆ丁〜−ａｍ−
は、内部相補アドレス信号１０−１ｍと表す。

ロウデコーダＲ−ＤＣＲは、上記内部相補アドレス信号
ａＱ−ａｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−Ａ　Ｄ　Ｂは、外部端子か
らのｆｉ＋ｌピッ１−のアドレス信号ＣＡＤを受け、内
部相補アドレス信号ａＱ−ｗａｎ、ａＱ〜ａＴを形成し
て、カラムデコーダＣ−ＤＣＲＩ、Ｃ−ＤＣＲ２に送出
する。なお、上記内部相補アドレス信号の表し方に従っ
て、図面および以下の説明では、上記内部相補アドレス
信号ａＱ−ａｎ、７７〜丁丁を内部相補アドレス信号！
０〜ａｎと表す。

上記カラムデコーダＣ−ＤＣＲＩとＣ−ＤＣＲ２とは、
上記分割されたメモリアレイＭ−ＡＲＹ１１メモリアレ
イＭ−ＡＲＹ２にそれぞれ対応して設けられる。上記内
部相補アドレス信号３９〜ａｎに従って８組の相補デー
タ線対を対応する共通相補データ線対に接続するために
、カラムデコーダＣ−ＤＣＲＩ、Ｃ−ＤＣＲ２は、上記
内部相補アドレス信号互０〜土ｎをデコードし、データ
線選択タイミング信号φｙに同期した選択信号を形成す
る。カラムスイッチＣ−５Ｗｌ、Ｃ−５Ｗ２は、」二記
カラムデコータ’Ｃ−ＤＣＲｉ　Ｃ−ＤＣＲ２によって
形成された選択信肩を受け、上記８組の相補データ線対
を対応する８組の共通相補データ線対に接続する。

なお、同図において、上記相補データ線対および共通相
補データ線対は、−木の線によめ表している。

入出力Ｕ路１１０は、読み出しのためのデータ出カバソ
ファと、書込みのためのデータ人カバ・ノファとにより
構成され、読み出し時には、動作状態にされた一方のメ
インアンプＭＡ！およびＭＡ２の出力を増幅して外部端
子ＤＯ〜Ｄ７に送出する。また、書込み動作時には、上
記外部端子Ｄ０〜Ｄ７から供給された書込み信号は、後
述するように上記入出力回路Ｉ１０に含まれるデータ人
カバ、ファによって上記共通相補データ線対ＣＤＩ。

ＣＤ２に供給される。

内部制御信号発生回路ＴＯは、２つの外部制御信号であ
るチップ選択信号ττ）よびライトイネーブルイハ号Ｗ
Ｅと、上記内部相補アドレス（ば号ま０〜ａｍおよび内
部相補アドレス信号上Ｏｙ　ａ　ｎを受ける“ｒドレス
信号五ｔヒ挟出回路ＡＴＤで形成されたアドレス信号の
変化検出ＩＦｊ号φとを受けて、メモリ勤ＩＹに必要な
各種タイミング信号を形成して送出する。これにより、
ＲＡＭは、内部で形成したタイミング１８号によって動
作させられるので、ＩＣの外部からは通常のスタティッ
ク型ＲＡＭと同様な擬似スタティック型ＲＡＭとし一ζ
動作させることができる。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、後述されるようなタイマー回路ＴＭＩ、７Ｍ２および
内部相補アドレス信号ａＯ’　〜ａｍ°を形成するカウ
ンタ回路ＣＯＮ　Ｔ’とを含んでおり、外部端子から供
給されるチップ選択信号ＣＳにより起動される。

第２図には、上記リフレッシュ制御回路ＲＥＦＣの一実
施例の回路図が示されている。図において、タイマー回
路ＴＭＩは遅延回路ＤＬＬ％ＮＯＲゲートＧｌｌ、Ｇ１
２およびインバータ回路Ｎ１１、Ｎ１２により構成され
る。外部端子から供給されるチップ選択信号Ｃ３は遅延
回路によって遅延され、この遅延信号Ｄ　１２　Ｅ　Ｆ
がＮＯＲゲートＧｌｌの一方の入力に供給される。また
、チップ選択信号Ｃ３は、インバータ回路Ｎｉｌにより
反転され、その反転信号Ｃ８がもう一つのＮＯＲゲ−）
Ｇ１２の一方の入力に供給される。上記２つのＮＯＲゲ
ートＧ１１と０１２の他方の入力とそれぞれの出力とは
交差接続され、ランチ形態をとる。これにより、タイマ
ー回路ＴＭＩは外部供給されるチップ選択信号ＣＳの立
ち下がり時間を監視し、通常のメモリアクセスかセルフ
リフレッシュ開始指示かを判定する。セルフリフレッシ
ュ動作であれば、内部リフレンンユ制御信号’ｒＲＥ　
Ｆにより次のタイマー回路ＴＭ２を起動する。

タイマー回路ＴＭ２は、タイマー回路ＴＭＩにより起動
され、セルフリフレッシュ動作時、アドレスカウンタＣ
０ＮＴを歩進させるためのクロックパルスφ２を形成す
るもので、次の各回路素子によって構成される。すなわ
ち、インバータ回路Ｎ２５によって形成された入力信号
φ１は、プリチャージＭＯＳＦＥＴＱＩＯ１Ｑｌｌのデ
ートに供給される。このプリ３−ヤーンＭ　ＯＳ　Ｆ　
Ｅ　’ｌ’　Ｑ　１０は、後述するディスチャージＩ〜
ｔ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１４、Ｑ！５のゲート３四
へのプリチャージを行・うちのである。上記Ｍ　ＯＳ　
Ｆ　Ｅ　”ｒＱ　ｉ　Ｏと回路の接地電位との閂には、
ディスチャージ％ｉ　Ｑ　Ｓ　Ｆ　Ｅ　Ｔ’Ｑ１４、Ｑ
　ｉ　５の０１作電圧を形成するダイオード形態のＭ　
ＯＳ　Ｆ　Ｅ　’１’　Ｑ　１″２．Ｇ１３か直列形態
に設けられる。また、上記プリチャージＭ　ＯＳ　Ｆ　
ＥＴＱＩＩは、キャパシタＣ＾・のプリチャージ電流を
形成するものである。そして、ディスチャージＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　１４、Ｇ１５は、上記動作重圧に従
ってキャパシタＣのディスチャージ電流を流すものであ
る。

この実施例では、上記ディスチャージ電流を可変にする
ことによってタイマ一時間ＴＦを可変にさせるため、上
記一方のＭＯＳＦＥＴＱＩ　５のゲートには、スイッチ
ＭＯ３ＦＥＴＱＩ　７を介して上記動作電圧が選択的に
供給される。すなわち、上記スイッチＭＯ３ＦＥＴＱＩ
　７のゲートには、特に制限されないが、ポリシリコン
層からなるヒユーズ手段Ｆと高抵抗Ｒからなる記憶回路
の出力信号を受けるインバータ回路Ｎ２７の出力信号が
供給される。また、上記ＭＯＳＦＥＴＱＩ　５のゲート
と回路の接地電位との間には、上記記憶回路の出力によ
って制御されるＭＯＳＦＥＴＱＩ　６が設けられる。上
記キャパシタＣの電圧ＶＣは、インバータ回路Ｎ２６に
よって、そのロジックスレッショルド電圧を基準として
ハイレベル／ローレベルの識別動作が行われる。

たとえば、ヒユーズ手段Ｆが溶断されていない場合、Ｍ
ＯＳＦＥＴＱＩ　６はそのゲートに電源電圧ＶＣＣが供
給されるのでオン状態にされる。このＭＯＳＦＥＴＧ１
６のオン状態によってＭＯＳＦＥＴＧ１５は、そのゲー
トに回路の接地電位が供給されるのでオフ状態にされる
。また、上記記憶回路からの電源電圧ＶＣＣのようなハ
イレベルによってインバータ回路Ｎ２７の出力信号はロ
ーレベルにされる。これにより、スイッチＭ　ＯＳ　Ｆ
　Ｅ　ＴＱ１７はオフ状態にされる。このような状態に
おいては、上記キャパシタＣのディスチャージ電流はＭ
Ｏ３ＦＥＴＱＩ　４のみによっ°ζ形成されるから、そ
のディスチャージ時間が長くされる。言い換えるならば
、後述するような発振動作の周期ＴＦが長くされる。こ
の時間は、前記落ちこぼれ的なメモリセルを有さない半
導体チップ（ダイナミック型ＲＡ　Ｍ　）において必要
とされるリフレッシュ周期の−回りが、たとえば４００
ｍ５に見合うように長くされる。

一方、上記ヒユーズ手段Ｆが溶断された場合、ＭＯ３Ｆ
ＥＴＱＩ　６は、そのゲートに回路の接地電位が供給さ
れるのでオフ状態にされる。上記記憶回路からの回路の
接地電位のようなローレベルによってインバータ回路Ｎ
２７の出力信号はハイレベルにされる。これによって、
スイッチＭＯ５ＦＥＴＱ１７はオン状態にされる。この
ような状態においては、上記ＭＯ３ＦＥＴＱＩ　５のゲ
ートには、上記動作電圧が供給されるので、上記キャパ
シタＣのディスチャージ電流はＭＯＳＦＥＴＧ１４とＧ
１５によって形成される。しｌ迎がって、そのディスチ
ャージ時間が短（される、これにより、上記リフ１／ツ
シュ周期は、落ちこぼれ的なメモリセルのリフレッシュ
周期に合わせて、たとえば約４）のような値に短（され
る。

なお、上記ディスチャージＭＯ３ＦＥＴＱＩ　４、Ｇ１
５のコンダクタンス特性は、プリチャージＭＯ３ＦＥＴ
ＱＩ　１のコンダクタンス特性に比較して十分に小さく
設定されているので、プリチャージＭＯ３ＦＥＴＱＩ　
１がオン状態となるプリチャージ期間中においては、キ
ャパシタＣにはほぼＶｃｃ　−ｖ　ｔｈのレベルにプリ
チャージされる。

このようなタイマー回路ＴＭ２は、内部リフレッシュ制
御信号ＴＲＥＦにより起動され、セルフリフレッシュ動
作を開始する。

回路記号Ｃ０ＮＴで示されているのは、リフレッシュア
ドレスカウンタであり、リフレッシュ用の内部相補アド
レス信号１０°〜ａｍ’を形成する。タイマー回路ＴＭ
Ｉの出力、内部リフレッシュ制御信号ＴＲＥＦは、イン
バータ回路Ｎ１２によって反転され、ＮＯＲゲートＧ２
１の一方の入力に供給される。このＮＯＲゲートＧ２１
の他方の入力には、上記タイマー回路ＴＭ２の出力信号
φ３が供給される。このＮＯＲゲートＧの出力信号φｌ
は、一方においてタイマー回路ＴＭ２自身の起動信号と
して供給され、他方において遅延回路を構成する縦列形
態にされたインバータ回路Ｎ２１−Ｎ２３により反転遅
延される。この反転遅延信号と上記出力信号φ１とは、
ＮＡＮＤ　（ナンド）ゲー１−０２２に入力され、上記
信号φ１の立ち上がりに同期し、上記遅延回路ＤＬ２で
設定された時間のパルス幅を持つパルスφ２が形成され
る。このパルスφ２は、ゲート回路Ｇ２３を経てリフレ
ッシュアドレスカウンタＣ０ＮＴに入力され、そのリフ
レッシュアドレス歩進動作のために用いられる。ここで
ゲート回路Ｇ２３のもう一方の入力信号φＣＢＲは、オ
ートリフレッシュ動作時、リフレッシュアドレスカウン
タを単一歩進させるための入力である。

この実施例のリフレッシュ制御回路ＲＥＦＣの動作を第
３図のタイミング図に従って説明する。

外部端子から供給されるチップ選択信号ＣＳがハイレベ
ルからローレベルに変化すると、その遅延回路ＤＬＩに
よる信号Ｄ　ＲＥ　Ｆ”は一定時間ＴＳ後にハイレベル
からローレベルに変化する。この一定時間ＴＳは、ＲＡ
　Ｍの単−読み出し動作等に必要とする時間よりは充分
長く、また自動リフレッシュ動作のクロック周期ＴＦよ
りは充分短い時間に設定されているものとする。ランチ
回路のＮＯＲゲートＧ１２の出力Ｎｌは、リフレッシュ
制ベルであるためローレベルを維持する。チップ選＋１
＜１耳号じ５の迎述イご号Ｌ）　ＲＥ：　ｌ−カーロー
レベルにｔると、この遅延時間ＴＳ後も大カリフレッシ
ュ制御信号ＲＥＦが依然ローレベル、すなわち、その反
転信号Ｃ８がハイレベルであるという条件をもってＮＯ
ＲゲートＧｌｌの出力信号ＴＲＥＦをハイレベルとする
。この出力信号ＴＲＥＦはチップ選択信号Ｃ８がハイレ
ベルに戻るとローレベルとなる。また、チップ選択信号
Ｃ８が一旦ローレベルとなり、所定時間ＴＳ以内にハイ
レベルとなるような通常単−読み出し動作等の場合、遅
延信号ＤＲＥＦがローレベルになる前にＮＯＲゲートＧ
１２の入力信号ＲＥＦがローレベルとなるので、ＮＯＲ
ゲートＧ１２の出力信号Ｎｌはハイレベルのままとなり
、ＮＯＲゲートＧｌｌの出力信号ＴＲＥＦはローレベル
のままとなる。すなわち、所定時間ＴＳを超えてチップ
選択信号Ｃ８がローレベルを続けないと、次段のタイマ
ー回路ＴＭ２への起動信号ＴＲＥＦは出力されない。

次にタイマー回路ＴＭ２では、インバータ回路Ｎ１２に
よる上記起動信号ＴＲＥＦの反転信号ＴＲＥＦがハイレ
ベルの時、ＮＯＲゲートＧ２１の出力信号φ１がローレ
ベルになっている。これにより、インバータ回路Ｎ２５
によってタイマー回路ノ入力ｆ８−′７Ｌφ１はハイレ
ベルにされる。この入力信号φ１のハイレベルにより、
プリチャージＭＯ５ＦＥＴＱＩＯ１Ｑｌｌは共にオン状
態にされ６　＊　Ｌ／　ノｊ　７’ｊ＜ｊ　テ１．トト
バシ９ｃ！よ、ｖ　、、、　−ｖ　ｔｈノハイレベルに
固定されるので、１°ンバータ「１路Ｎ２６の出力信号
（タイマー出力信号）φ３がローレベルに固定状態（り
七ノド状態）ζ、ニされる。

次に、内部リフレ・Ｉシム閂ｆｌｌｒｌ信号゛１’　Ｒ
Ｅ　ｌｉがローレベルに変化すると、ＮＯＲゲートＧ２
１の出力信号φ１はローレベルからハイレベルに変化す
るｄこれにより、上述のように、リフレッシュアドレス
カウンタＣ０ＮＴの入力パルスψ２が形成される。また
、タイマー回路ＴＭ２の入力信号φｌがローレベルにさ
れるので、ヒユーズ手ｉＦが溶断されなげればＭＯＳＦ
ＥＴＱ、１４、ヒユーズ手段Ｆが％　ｋ’ｆｒされてい
ればＭＯＳＦＥＴ：ＴＱＩ　４とＣ１５にＪろキャパシ
タＣのディスチャージ動作が開始され乙、内部リフレッ
シュ制御信号ＴＲＥ下がローレベルのままならば、この
キャパシタＣのディスチャージ動作によってその電圧Ｖ
Ｃはインバータ回路Ｎ２６のロジンクスレッショルド以
下にされる。これに応じて、インバータ回路Ｎ２６の出
力信号φ３はローレベルからハイレベルに変化する。し
たがって、ＮＯＲゲートＧ２１の出力信号φｌは再びロ
ーレベルに変化させられるので、タイマー回路ＴＭ２は
、そのキャパシタＣがプリチャージ状態に、言い換える
ならばリセット状態にされる。上記プリチャージ動作に
よって、上記出力信号φ３は再びローレベルに復旧させ
られる。これにより、ＮＯＲゲートＧ２１の出力信号φ
ｌはローレベルに変化させられるので、再びタイマー回
路ＴＭ２に起動がかけられる。以上の発振動作は上記内
部リフレッシュ制御信号ＴＲＥ下がローレベルであり続
ける間行われるものである。

上記パルス信号φ２によりリフレッシュアドレスカウン
タＣ０ＮＴは、その歩進動作を行う。また、上記信号ψ
１のハイレベルへの変化によって、上記第１図のマルチ
プレクサＭＰＸは、上記リフレッシュアドレスカウンタ
Ｃ０ＮＴ側に切り換えられている。したがって、上記リ
フレッシュアドレスカウンタＣ０ＮＴの歩進動作によっ
て変化された内部相補アドレス信号ａＱ’　〜ａｍ’　
によりワード線選択動作が行われることによってセルフ
リフレッシュ動作が実施されるごとになる。

この実施例のタイマー回路ＴＭ２の設定時間′ｒＦ、す
なわち、自動リフ１／ソシュ動作の繰り返し周期は、プ
ログラム素子であるヒユーズ手段Ｆによっ゛Ｃ可変にさ
・れるので、それが搭載された半導体チップ（ダ・１ナ
ミソク型ＲＡＭ）のプロービングによる試験によって判
定されたメモリヒルの情報記憶保持時間に合わせて、落
ちこぼれ的なメセリセルのあるものは短く、それが無い
ものは長く設定されるものである。

〔効　果〕

（１１外部端子から供給されるナツプ選択信号の立ち下
がり時間を監視し、セルフリフレッシュ動作を開始させ
るためのタイマーｌ路と、リフレソシュアドレスカウン
タを歩進させるためのクロックパルスを発温させるため
のタイマー回路とを独立して設けることにより、上記チ
ップ選択信号の立ち下がり時間を短くして外部からのそ
の他の制御信号（ライトイネーブル信号ＷＥ、アウトプ
ットイネ−フル信号ＯＥなど）の保持時間を短くし、制
御しやすくするとともに、リフレッシュアドレスカウン
タの歩進周期を長くして、メモリとしての低電力化を図
ることができろという効果が得られる。

（２）タイマー回路Ｔ〜１２の時間設定を可変にするこ
とにより、それが搭載されたダイナミック型ＲＡＭにお
けるメモリセルの実力（情報記憶保持時間）に合わせて
セルフリフレッシュ周期の設定を行うことができる。こ
れにより、製造される大半のダイナミック型ＲＡＭのセ
ルフリフレッシュ周期が長くＣきるから、スタンバイ　
（情報保持状態）での消ＩＧ［力の大幅な低減化を図る
ことができるという効果が得られる。ちなみに、約２５
６にビットのダイナミック型ＲＡＭの場合、リフレッシ
ュ周期を４ｍｓとした場合の消費電流は約１ｍＡである
のに対して、リフレッシュ周期を′４００ｍ５にすれば
、そのｌ／１００の約１０．ｃ＋Ａに低減することがで
きる。

（３）セルフリフレッシュ動作は、情報の記（、Ｑ動作
のみを行うスタンバイ決悪、たとえばバッテリーバンク
アップ時に使用されるから、上記低消費電力化によって
ハソテリー寿命を長くできろとともに、主装置側の制御
処理を簡略化できろという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実りも例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記タイ
マー回路ＴＭＩの設定時間ＴＳは固定的でなく、条件に
応して可！てできるものであってもよく、タイマー回路
ＴＭ２の時間は、３ｆｉｆｉ以上の時間に設定できるよ
うにするものでち−、でもよい。また、その時間設定の
ために使用されろプログラム素子は、たとえば、１！リ
シリコンにレーザーアニールを施してその抵抗値を変化
させるもの、または細い“フルミニラム線をヒユーズ手
段として用いるもの、あるいはＭＯＳダイオードを破騙
させるもの等種々の実施形態を採ることかできるもので
ある。さらに、その記憶回路の記憶情報に従ってタイマ
一時間を変化させる回路は、社々の実施形態を採ること
ができるものである。

し利用分野〕この発明は７上記タイマ一回路を用いた自動リフレッシ
ュ゛回路企内蔵Ｊ’るダイナミック型ＲＡＭに広く利用
できるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示すプロ、り図、第２図は、第１図におけるリフレッシュ制御２１１回路
の一実施例を示す回路図、第３図は、その動作の−ヒ１１分示Ｊ−ター（ミング図
である。ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＷ・
・・カラムスイッチ、ＳＡ・・・センスアンプ、ＡＲ・
・・アクティブリストア回路、Ｒ・Ｃ−Ｄ　Ｃ１？・・
　・ロウ／カラムデコーダ、ＡＤＩ３・・・アドレスカ
ンタァ、ＤＯＢ・・・データ出カバソファ、ＤＩＢ・・
・データ人カバ、ファ、ＴＣ・・・タイミングｍ＋ｊ　
１１回路、Ｍ　Ｐ　Ｘ・・・マルチプレクサ、ＲＥＦ’
Ｃ・・・リフレッシュ’、１ｌｌｉ御回路、１°Ｍｌ、
Ｔ？ｖ１２−　・、タイマー回路、ＤＬｌ　＋　　Ｄ　
Ｌ　２・・・遅延回路、ＣＯＮ　’１　・・・リフレフ
シムアトＬ・スカウユ・り

Claims

【特許請求の範囲】１、実質的なチップ選択信号を受け、通常のメモリアク
セス時間より長くされた比較的短い間、チップ選択状態
を検出する第１のタイマー回路と、上記第１のタイマー
回路の出力信号により起動され、メモリセルの情報保持
時間に従った比較的長い周期のパルス信号を形成する第
２のタイマー回路と、上記第２のタイマー回路により形
成されたパルス信号を受け、リフレッシュ用のアドレス
信号を形成するアドレスカウンタ回路とを含む自動リフ
レッシュ制御回路とを具備することを特徴とするダイナ
ミック型ＲＡＭ。２、上記第２のタイマー回路は、プログラム素子によっ
て、出力パルスの周期が可変にされるものであることを
特徴とする特許請求の範囲第１項記載のダイナミック型
ＲＡＭ。３、上記ダイナミック型ＲＡＭは、ロウアドレスおよび
カラムアドレスがそれぞれ独立した外部端子から供給さ
れるものであることを特徴とする特許請求の範囲第１項
または第２項記載のダイナミック型ＲＡＭ。