JPS62152073A

JPS62152073A - 表示制御装置

Info

Publication number: JPS62152073A
Application number: JP60292066A
Authority: JP
Inventors: Susumu Tsuhara; 津原　進; Norio Tanaka; 紀夫田中; Shigeru Motobayashi; 本林　繁
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-26
Filing date: 1985-12-26
Publication date: 1987-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、表示画面上の位置の位置に、任意の大きさで
、異なる応用ソフトウェア（アプリケーションプログラ
ム。以下、ＡＰという）による画像を同時に表示するこ
とができるようにした、いわゆるマルチビューポート方
式の表示制御装置に関する。

〔従来の技術〕

従来、表示画面上に、独立に作成された複数の画像を夫
々部分画面として同時に表示するに際し、あたかも机上
で複数の用紙が一部重なって置かれてこれらを同時に見
ることができるように、各部分画面が互いに一部重なっ
て表示するようにした表示方式が知られている。部分画
面が表示される表示画面上の領域をビューポートという
。

かかる表示方式を実行するための制御方法として、表示
画面全体を、設定されるビューポートに応じて長方形の
ブロックに分割し、各ブロック毎に表示に関する優先櫓
を設定するようにしたものが知られている（特開昭５９
−１０２２８４号公報）。

以下、これを第７図によって簡単に説明する。

表示画面１の水平走行方向にＸ軸をとって垂直走査方向
にＹ軸をとり、これに２つの異なる部分画面が一部重な
って表示されるようにビューポートＡ、Ｂが設定される
ものとする。いす、ビューポー）Ａ、ＢのＸ軸方向の各
辺のＸ座標を夫々Ｘ１ｌＸｚ、Ｘｓ、Ｘｓ　、Ｙ軸方向
のＹｙｉ標をＹ　（ＨＹ　ｚ　＋　Ｙ　ｓ　＋Ｙ４とし
、また、表示画面１のＸ方向の始端、終端のＸ座標をＸ
、、Ｘ、とし、Ｙ方向の終端、終端のＹ座標をＹ、、Ｙ
、とすると、Ｙ座標をＹ　Ｉ、　Ｙ　２　。

Ｙｘ、Ｙａ　とするＸ軸に平行な線（図では一点鎖線）
でもって表示画面１を分割する。そして、実線とこの一
点鎖線で囲まれた領域をブロックとする。

第７図では、ブロックｂｌ”’ｂｌ！の１２個のブロッ
クが得られる。

一方、表示画面１のビューポー）Ａ、Ｂ以外の部分Ｃも
他の部分画面が表示されるものとすると、この部分Ｃも
ビューポートとみることができ、これらビューポー）Ａ
、Ｂ、Ｃで表示されるべき部分画面は夫々別のメモリに
格納されている。そして、表示画面１上の各ブロックｂ
＋−ｔ）＋ｉ毎に、ビューポートＡ、Ｂ、Ｃの表示の優
先順位を表わすテーブルも形成されている。

そこで、表示画面ｌ上に図示の如く部分画面を表示する
場合には、このテーブルに従って表示画面１での電子ビ
ームの位置毎にビューポートのＡ。

Ｂ、Ｃの優先順位を判定し、最も高い優先順位のビュー
ポートに対する部分画面が読み出されて表示される。た
とえば、いま、電子ビームがＹ座標でＹｚ、Ｙｔ間を走
査するものとすると、これがブロックｂ、内にあるとき
には、あるメモリがらビューポートＣに対する部分画面
が読み出されて表示され、次にブロックｂ、に入ると、
他のメモリからビューポートＡに対する部分画面が読み
出されて表示される。

〔発明の解決しようとする問題点〕

このようにして、表示画面上での複数の部分画面の重ね
置き表示、すなわちマルチビューポートが可能となるが
、その反面、次のうような問題点がある。

（ａ）　　表示画面をブロックに分割するとき、各部分
画面の表示優先順位も同時に考慮しなければならない。

これにともなって高速な分割アルゴリズムが必要となり
、さもないと、上記テーブルの作成に相当な時間を要す
るものと思われる。

山）　第７図において、部分画面への部分画面Ｂに重な
って隠れた部分を表示したい場合には、部分画面Ａが部
分画面Ｂの上に重なるように表示されなければならない
から、表示画面１での再度のブロック分割やブロック毎
の部分画面Ａ、Ｂ、Ｃの再度の優先順位の設定が必要と
なる。

（Ｃ）　　メモリからの部分画面の読み出しが完了する
毎に、次のブロックに対する最も高い優先順位の部分画
面を判定する必要があり、メモリの読み出しが迅速に行
なわれ難い。

（ｄ）　　第７図において、Ｙ座標方向に座標Ｙ、〜Ｙ
４で区分される領域毎にブロック数をみると、Ｙ　ｏ　
−Ｙ　＋では１個、Ｙ　Ｉ−Ｙ　ｔでは３個、ｙｇ−Ｙ
、では４個、Ｙｘ　　Ｙａでは３個、Ｙ　４Ｙ　ｓでは
１個というように、ブロック数が異なる本。

電子ビームが走査しようとするブロックに対する部分画
面のデータをメモリから読み出すのであるが、このよう
に、各領域でブロック数が異なると、電子ビームがいず
れのブロックを通過するかの判定処理が複雑となり、高
速性を要求される表示制？１ｊ装置でのハードウェア処
理には適さない。

（ｅ）　　部分画面のデータをスクロールする場合には
、特に記載はないが、先のバッファに他からデータを転
送してそこでのデータを書き直すものと思われるが、こ
のような転送、書き直し処理には相当の時間を要するも
のと思われる。

（ｆ）　　各部分画面を明示するために、ビューポート
の表示領域の境界を表わす外枠をも表示する必要がある
。上記特許公開公報には、この点についての記載はない
が、外枠をも表示できるようにするためには、部分画面
のデータが格納されているバッファに外枠を表わすデー
タをも書き込むものと思われる。しかし、この場合には
、外枠データによってバッファに格納される部分画面の
データが破壊されてはならず、したがって、このための
ＣＰＵの処理時間が増大することになる。

マルチビューポート方式表示制＠装置ｆｆの他の例とし
ては、第７図に示すように等価的に表示画面をブロック
に分割し、電子ビームの走査とともに、予じめ設定され
た順序で異なる種類のデータが記憶されている単一のメ
モリ内のアドレスを指定し、このアドレスのデータを読
み出して順次表示するものである（特開昭５９−７９２
８８号公ｆｌｊ）、。

これによると、先の項目（Ｃ）の問題点は解消されるが
、これを除いた先の従来技術と同様の問題が残る。

本発明の目的は、上記従来技術の問題点を解消し、表示
画面での部分画面表示のための制御を迅速に行なうとと
もに、該部分画面の重なり状態の変更を簡単に行なうこ
とができ、他のデータを破壊せずに部分画面の枠を表示
可能とした表示制御装置を徒供するにある。

〔問題点を解決するための手段〕

この目的を達成するために、本発明は、表示画面を、設
定されたビューポートの頂点（角）を通るＹ軸およびＹ
軸に平行な直線で分割することにより、ブロック分割し
、該ブロックを単位として部分画面を表わすデータの記
憶、読み出しを可能とし、かつ該ブロック毎に異なる種
類のデータに対する優先順位を設定してブロックに対す
るデータの読出し順序を予じめ設定するとともに、該デ
ータ　（以下、表示データという）は少なくともアプリ
ケーションプログラムによって形成されたデータとマス
クデータとビューポートの枠を表わすデータとに分離さ
れて別々のプレーンに格納するようにし、これらデータ
を予め設定された規則に従う論理演算処理することによ
って部分画面表示のための電子ビームの輝度制御信号を
形成する。

〔作　用〕

表示画面にビューポートが設定されると、これによって
表示画面のブロック分割が一意的に決まり、設定された
ブロックに対して部分画面の優先順位の決定、変更がで
きる。また、各水平方向のブロック列（以下、水平ブロ
ック列という）のブロック数は全て互いに等しくなる。

ビューポートの設定は任意であり、設定されたビューポ
ートに対する部分画面内容は、各プレーンでの表示デー
タの読出し位置を変えることにより、変更可能である。

このことと表示データを破壊することなく各ビューポー
トの表示部分に枠付けが可能となることにより、部分画
面の内容変更、スクロールなどが可能となる。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明による表示制御装置の一実施例を示すブ
ロック図であって、ＩＯはタイミング信号発生部、２０
は垂直帰線期間開始信号受領部、３０は水平帰線期間開
始信号受領部、４０はラインバッファ読出部、５０はシ
フトレジスタ、６０はブロック境界検出部、７０はグラ
フィックＲＡＭ　（ランダムアクセスメモリ）続出制御
部、８０はグラフィックＲＡＭ読出部、９０．１００は
アドレス加算部、１１０はグラフィックＲＡＭ、１１１
〜１１５はプレーン、１２０はラインバッファ、１３０
はプレーン合成ＲＡＭ、１４０はブロックメモリ、１５
０はブロック水平長レジスタ、１６０はブロック垂直長
レジスタ、１７０は垂直方向ブロックカウンタ、１８０
は垂直方向ブロック内ラスタカウンタ、１９０は水平方
向ブロック数レジスタ、２００はグラフィックＲＡＭ水
平方向データ長レジスタ、２１０はブロックアドレスカ
ウンタ、２２０はグラフィックＲＡＭ相対アドレスカウ
ンタ、２３０は水平方向ブロック位置カウンタ、２４０
は水平方向ブゴツクカウンタ、２５０は制御フラグレジ
スタ、２６０は転送元アドレスレジスタ、２７０は転送
先アドレスレジスタ、２８０は転送データ長レジスタ、
２９０はバイトカウンタである。

同図において、グラフィックＲＡＭｌｌ０は５つのプレ
ーン１１１〜１１５からなっている。プレーン１１１は
、表示画面で表示される表示データのうち、英数字、漢
字など文字のドツトパターンがフォント展開されている
。プレーン１１２には、表示データのうちの直線１円な
ど図形のドツトパターンが展開され、プレーン１１３に
は、表示データのうちの画像のドツトパターンが展開さ
れている。プレーン１１４はマスクプレーンであり、個
々のドツト毎にプレーン１１１〜１１３の内容を表示し
ないときには「０」に、表示するときには「１」にセッ
トされる。プレーン１１５には、表示画面上の部分画面
（ビューポート、以下、ＶＰという）の枠（以下、ＶＰ
枠という）のドツトパターンが展開される。

これらプレーン１１１〜１１５に格納されるデータが表
示データを構成し、ＡＰによって形成される文字９図形
９画像などによるデータを、これと区別して、特にＡＰ
データというが、かかるグラフィックＲＡＭｌｌ０には
、異なるアプリケーションに対する表示データが、アプ
リケーション毎に異なる領域に、かつ、ＡＰデータ、マ
スクパターン。

ｖＰ枠毎に異なるプレーン１１１〜１１５に格納される
。

このグラフィックＲＡ　ＭＩＩＯについて、第２図を用
いてさらに詳しく説明する。

第２図（Ｉａ）において、グラフィックＲＡ　ＭＩＩＯ
は、＠Ｗドツト、［Ｈラスタ分の容量のＲＡＭ５プレー
ンで構成されており、プレーン１１１〜１１５には、先
に説明したデータが夫々格納される。なお、かかるグラ
フィックＲＡＭｌｌ０には、各アプリケーションに対す
る表示データが夫々異なる領域に格納される。これらア
プリケーションに対して領域２決められており、これら
領域の大きさは、少なくとも表示画面全体に表示される
データを格納する大きさ以上とする。したがって、Ｗ、
Ｈの値は任意に設定してよいが、通常は、画面スクロー
ルを可能とするために、各領域の大きさが画面サイズよ
りも大きくなるように、Ｗ、Ｈの値を設定する。

そこで、いま、表示しようとするデータが日本語ワード
・プロセシング用ＡＰとビジネス・グラフィック用ＡＰ
との２種のＡＰによるものとし、グラフィックＲＡ　Ｍ
ＩＩＯでは、日本語ワード・プロセシング用の表示デー
タに領域Ａが、ビジネス・グラフィック用の表示データ
に領域Ｂが夫々割り当てられているものとする。日本語
ワードプロセシンク用の表示データには、文字のみでは
なく、−ａには、図形５画像、ＶＰ枠が含まれる。この
うち、文字は文字専用のプレーン１１１に、図形は図形
専用のプレーン１１２に、画像は画像専用のプレーン１
１３に、それぞれ、そのドツトパターンが展開される。

通常この表示データを表示する場合には、上記３プレー
ンの内容がドラＩ・ごとに論理演算され、文字１図形お
よび画像が重なって表示されるが、表示を禁止するか許
可するかの制御が、ドツトごとに可能である。プレーン
１１４はかかる表示制御用のマスクパターンが格納され
るプレーンであり、そのマスクパターンを形成するドツ
トの値が「０」の時、表示データの対応するドットの表
示は禁止され、「１」の時、許可される。ＶＰ枠はＶＰ
枠枠周用プレーン１１５に、ドツトパターンとして展開
される。

ここで、プレーン１１１〜１１５に格納されるデータの
ドツトは、表示画面上の同一位置に表示される場合には
、プレーン１１１〜１１５で同一のアドレスに位置づけ
られる。そこで、プレーン１１１〜１１５の夫々に格納
されるドツトをビットと表現し、かつ各プレーン１１１
〜１１５の同一アドレスに格納されている５個のビット
を一括してドツトと表現すると、表示データはかかるド
ツトによるパターンとみることができ、各ドツトは５ビ
ツトで構成されていることになる。以下、このように定
義するが、かかる表示データを表示画面上に表示する場
合には、後述するように、ドツト毎に５ビツトを論理演
算して表示管の電子ビームの輝度制御信号が形成される
。

ここで、ドツト毎に輝度制御信号を形成するための規則
について説明する。この規則が適用される５つのビット
は、夫々プレーン１１１〜１１５の同一アドレスに格納
されたものであることはいうまでもない。

５ビツトのうち、マスクビ・レトがｒＯＪならば、ＶＰ
枠ビットをそのまま輝度制御信号とする。また、マスク
ビットが「１」ならば、文字ビット。

図形ビット画像ビットおよびｖｐ枠ビットを論理演算し
た結果を輝度制御信号とする。第１図のプレーン合成Ｒ
ＡＭ１３０には、上記規則が記憶されている。

ＡＰによく各プレーン１１１〜１１５の読出・書込はプ
レーン毎独立に行なわれ、文字１図形１画像。

マスクパターン、ＶＰ枠を、それぞれ、他を保持したま
ま独立に編集できる。画面表示時には、上記の規則に従
って各プレーンの内容を合成することにより、文字１図
形５画像、ＶＰ枠を一体化して表示する。

ビジネスグラフィック用の表示データ　（領域Ｂ）に関
しても上記と同様のことが言える。

グラフィックＲＡＭｌｌ０の領域Ａ、ｊｆｆＭＢに保持
されている各ＡＰの表示データは、その一部分が選択さ
れて画面上の一部分へ表示される。グラフィックＲＡＭ
ｌｌ０上のこれら選択された領域をウィンドウ（ＷＤ）
と呼び、表示画面上の表示領域をビューボー）　（ＶＰ
）と呼ぶ、ＶＰ枠とは、このｖｐｆｉｌ域の境界を明示
するために設けられる外枠のことであり、通常は、その
上端部にＶＰ名又はＷＤ名が表示される。また、この上
端部では、プレーン１１１〜１１３の表示を禁止すべく
、プレーン】１４の対応する領域にマスクパターンが展
開されるウビューポートＶＰは表示画面上での表示データの表示領
域を規定するものであり、ウィンドウＷＤは、このビュ
ーポートｖＰで表示されるべき表示データのグラフィッ
クＲＡ　ＭＩＩＯ上での領域を表わす。最大のビューポ
ートＶＰは表示画面全体であり、これに対するウィンド
ウＷＤが最大のウィンドウとなるビューポート■Ｐ、ウ
ィンドウＷＤは変更可能であり、ビューポートｖＰを移
動させることにより表示画面上での表示位置が変わり、
ウィンＶつＷＤを移動させることにより、表示内容が変
わる。グラフィックＲＡＭｌｌ０の領域Ａ。

Ｂの大きさは、この最大のウィンドウＷＤの大きさ以上
に設定される。

そこで、いま、第２図（ａｌに示す領域Ａに格納される
表示データの表示すべきウィンドウをＷＤＯとし、領域
Ｂに格納される表示データの表示すべきウィンドウをＷ
ＤＩとする。一方、第２図（ｂ）に示すように、表示画
面３９０上において、ウィンドウＷＤＯ（第２図（ａ）
）に対するビューポートをｖｐｏ、　ウィンドウＷＤＩ
（第２図［ａ））　ニ対するビューポートをＶＰＩとす
る。

この場合、ビューボー）ＶＰＯｌＶＰＩは一部重なるも
のとすると、これらビューポートｖｐｏ。

ＶＰＩの優先順位の高低に応じてこれらの重なり具合が
異なる。第２図（′ｂ）では、ビューポー）ＶＰｌの（
Ｉ先順位がビューポートＶＰＯよりも高いものとしてお
り、両者の重なり部分でビューポートｖＰＯが隠れるこ
とになる。したがって、ビューポートｖＰＯとＶＰＩの
重なり合った部分は、ビューポー）ＶＰＩの一部分とし
て処理され、ウィンドウＷＤＯのうちの、ビューポート
の重なり合う部分に相当する領域を除いた領域ＰＷＤＯ
がビューボー）ＶＰ　Ｏのうちの重なり合う部分を除い
た領域ｐｖｐｏへ表示され、ウィンドウＷＤＩがビュー
ボー）Ｖｌ’ｌへ表示される。このような表示を行なう
ために、この実施例では、表示画面３９０を一定の規則
で小画面（ブロック）に分割し、このブロック単位で表
示制御を行なう。以下、第３図により、かかる画面分割
の規則について説明する。

まず、表示画面３９０をビューポートｖｐｏ、ｖＰ１の
始端、終端Ｙ座標でＸ軸に平行に分割し、さらに、ビュ
ーポートＶＰＯ，ＶＰＩの始端、終端Ｘ座標で、Ｙ軸に
平行に分割する。このようにして得られた実線および破
線で囲まれる小画面がブロック４００である。各ブロッ
クには、互いに区別できるように、左から右、上から下
へと順次ブロック番号Ｑ、１，２．　　・・、２４を付
している。

一方、第３図（′ｂ）に示すよ・うに、表示画面３９０
の画面分割に対してグラフィックＲＡＭｌｌ０のウィン
）’つＷＤＯ，ＷＤＩもサブウィンドウ（ＳＷＤ）に分
割する。これらウィンドウＷＤＯ，ＷＤＩの分割は夫々
第３図（ａ）のビューポートＶＰＯ，ＶＰ１の分割に対
応しており、ビューポートｖＰｏのブロック番号６．　
７．１１．１２のブロック４００に対応して、ウィンド
ウＷＤＯはサブウィンドウｓｗＤＯＯ，５ＷＤＯＬ　　
５ＷＤＯ２，５ＷＤＯ３に分割され、ビューポートｖＰ
１のブロック番号１２．１３．１７゜１８のブロック４
００に対応して、ウィンドウＷＤＩはサブウィン）’つ
５ＷＤＩＯ，５ＷＤＩＩ、５ＷＤ１２゜５ＷＤ１３に分
割される。

以上のブロック４００．サブウィンドウ５ＷＴ）の関係
は第１図のブロックメモ１月４０に保持される。

第４図はブロックメモ１月４０の構成例を示すものであ
って、このブロックメモリ１４０には、各ブロック４０
０毎に「制御フラグ」と「基準点アドレス」の２項目の
情報が格納される。「制御フラグ」はブロックがサブウ
ィンドウＳＷＤであるが否がを識別するフラグであり、
「有」の場合「１」。

「無」の場合「０」である。「基準点アドレス」は、各
ブロックの基準点（左上端点）のグラフィックＲＡＭ上
での一次元アドレスを表わしている。

この実施例においては、ブロック番号０〜５のブロック
（以下、ブロックθ〜５という。以下同様）、ブロック
８〜１０．ブロック１４〜１６．　ブロック１９〜２４
に対応するサブウィンドウＳＷＤはないので、第４図に
図示の如く、制御フラグは値ｒＯＪとなり、基準点アド
レスは設定されないが、これら以外のブロックに対して
は、制御フラグは値「１」となり、これらブロックの基
準点アドレスは対応スルサブウィンドウＳＷＤの基準点
のアドレスＡＷＤＯＯ，ＡＷＤＯ１，ＡＷＤＯ２，ＡＷ
ＤＩＯ，ＡＷＤｌｌ、ＡＷＤ１２．ＡＷＤ１３となる。

第５図＋８）は、表示管の電子ビームの走査状態を示す
説明図示である。口印が電子ビームの現在位置の変化を
示す。各位置で表示すべきデータは、同図（ｂ）のグラ
フィックＲＡＭｌｌ０上に■印で示したアドレスに存在
するデータすなわち、ドツトである。

いま、電子ビームがビューポートｖｐｏのブロック１１
中をＸ軸方向に走査しているものとすると、この走査に
よって、第５図中）に示すように、グラフィックＲＡＭ
ｌｌ０でデータの読み出しがサブウィンドウ５ＷＤＯ２
でＸ軸方向に１ドツト分進んだ時、表示すべきデータの
存在するアドレスは、電子ビームの現在位置により、２
通りのケースがある。１つのケースは電子ビームが現ブ
ロック１１の右境界に達していない場合であり、この場
合には、同じブロック１１における現表示データの次の
アドレスに存在する表示データを読み出して表示すれば
よい。アドレス更新は次式により行なうことができる。

ＧＡＤＲ＝ＧＡＤＲ＋１ここに、ＧＡＤＲは、現表示データのグラフィックＲＡ
　ＭＩＩＯ上のアドレスである。他のケースは、電子ビ
ームが現ブロックｉ１の右境界に達している場合であり
、この場合には、ブロックメモ１月４０のデータ　（第
４図）を参照して、次ブロック１２Ｑこ対応する５ＷＤ
ＩＯの基準点のアドレスＡ　Ｗ　Ｄ　１０を導びき、こ
れに、Ａ　Ｗ　Ｄ　１０を基点とする■印の相対アドレ
スＧＡＤＲＩを加算することにより、求める表示データ
のアドレスを導びき、このアドレス内容を読み出して表
示すればよい。アドレス計算は次式により行なうことが
できる。

ＧＡＤＲ＝ＡＷＤ１０＋ＧＡＤＲ１なお、ＧＡＤＲ１は、Ａ　Ｗ　Ｄ　１０を基点とする垂
直方向ラスタ数をｒｒとすれば、ＧＡＤＰＩ−ＷＸｒｒで表わすことができるので、ビーム走査が垂直方向に１
ラスク進むタイミングで、常時、ＧＡＤＲｌ　＝ＧＡＤ
Ｒ１＋Ｗのカウンタ更新動作を行なっておけばよい。

以上が、この実施例における概略的な動作の説明である
。

次に、以上のように表示するための第１図における各部
の機能について説明する。

タイミング信号発生部１０は、表示管の電子ビームの１
画面毎の開始を表わす垂直帰線期間開始信号３００、ラ
スク毎の開始を表わす水平帰線期間開始信号３１０、電
子ビームが表示画面上で８ドツト（１バイト）分進んだ
ことを表わす水平走査タイミング信号３２０および電子
ビームが表示画面上で１ドツト分進んだことを表わすシ
フトレジスタ起動タイミング信号を発生する。したがっ
て、垂直帰線期間開始信号３００は表示管での垂直帰線
期間開始時に、水平帰線期間開始信号３１０は表示管で
の水平帰線期間開始時に夫々発生され、水平走査タイミ
ング信号３２０は表示画面上で電子ビームが８ドツト分
進む毎に、シフトレジスタ起動タイミング信号３３０は
表示画面上で電子ビームが１ドツト分進む毎に夫々発生
される。

垂直帰線期間開始信号受領部２０は、タイミング信号発
生部１０から垂直帰線期間開始信号３００を受ける毎に
クリア信号を発生し、垂直方向プロ・ンクカウンタ１７
０．垂直方向ブロック内ラスタカウンタ１８０．ブロッ
クアドレスカウンタ２１０．グラフィックＲＡＭ相対ア
ドレスカウンタ２２０．水平方向ブロック位置カウンタ
２３０．水平方向ブロックカウンタ２４０およびバイト
カウンタ２９０をゼロクリアするとともに、グラフィッ
クＲＡＭ読出制御部７０に起動信号３６０を蓬ってそれ
を初期設定させる。

水平帰線期間開始信号受領部３０は、タイミング・信号
発生部１０から水平帰線期間開始信号３１０と受ける毎
に、まず、クリア信号を発生して水平方向ブロック位１
カウンタ２３０．水平方向ブロックカウンタ２４０およ
びバイトカウンタ２９０をゼロクリアし、次に、起動信
号３４０を出力してブロック境界検出信号６０を起動さ
せ、これに次いで、起動信号３５０を出力してグラフィ
ックＲＡＭ読出制御部７０を起動させる。

ラインバッファ読出部４０は、水平走査タイミング信号
３２０を受は取ると、バイトカウンタ２９０の内容を読
み出しアドレスとして、ラインバッファ１２０から、表
示に必要な夫々が５ビツトからなる８ドツト分のデータ
を読み出し、これをシフトレジスタ５０へ並列に送出す
る。この場合、各ドツトは並列５ビツトデータとして読
み出される。各ドツトを構成する各ビットは、第２図で
先に述べたようにそれぞれ、グラフィックＲＡＭｌｌ０
のプレーン１１１．１１２．１１３．１１４．１１５上
に存在するビットに対応している。ライン／ｌマッファ
読出部４０は、さらに、次回の８ドツト続出に備えてバ
イトカウンタ２９０の内容を＋１インクリメントする。

シフトレジスタ５０は、夫々が５ビツトで構成される８
ドツト分のデータを保持する５バイトのレジスタであり
、表示管での電子ビームが進む毎に発生されるシフトレ
ジスタ起動タイミング信号３３０を受は取ると、そこに
格納されている各ドツトを１段づつ転送し、以下に述べ
る規則に従って各ドツトを１ビフトデータに変換し、表
示管における電子ビームの輝度制御信号として、所定の
表示回路へこれを送出する。すなわち、ドツトを構成す
る５ビツトの組み合わせで表現される値をプレーン合成
ＲＡＭ１３０の読み出しアドレスとし、この読出しアド
レスでプレーン合成ＲＡＭ１３０の内容を読み出す。

第６図はプレーン合成ＲＡＭ１３０の各アドレス毎の内
容の一例を示す図である。同図の左端には、プレーン１
１１〜１１５の５ビツトで表わされるｌＯ進法の数値を
示している。この内容はこの５ビツトによるすべての組
み合わせに対して、輝度制御信号として出力すべきビッ
トを表わしており、プレーン合成ＲＡＭ１３Ｑは２’＝
３２バイトのメモリである。同図から明らかなように、
プレーン１１４（マスクプレーン）のビット値が「０」
の場合は、プレーン１１５（ＶＰ枠プレーン）のビット
値をそのまま出力ピットイ直としている。また、プレー
ン１１４のビット値が「１」の場合は、プレーン１１１
．１１２゜１１３、１１５の各ビット値を論理和したも
のを出力ビツト値としている。例えば、現在１ドツト分
の５ビツトデータがプレーン１１１，１１２．１１３，
１１４．１１５の順に０．１，１，０．１であったとす
ると、これは値１３を表示しているので、これをプレー
ン合成ＲＡＭ１３０の読み出しアドレスとして出力ビツ
ト値「１」を読み出す。

ブロック境界検出部６０は、いま、第３図（ａ）におい
て、Ｘ方向のブロックの列を水平ブロック列とすると、
表示管での電子ビームが現に走査しようとするラスタ　
（以下、現走査うスクという）が水平ブロック列の最初
のラスタか否かを判定し、その判定結果に基づいてアド
レス加算部９０あるいは１００に起動信号３４１あるい
は３４２を送出する。この判定は、ブロック垂直長レジ
スタ１６０．垂直方向ブロックカウンタ１７０および垂
直方向ブロック内ラスタカウンタ１８０の内容にもとづ
いて行なわれる。ブロック垂直長レジスタ１６０には表
示画面３９０（第３図（ａ））上の上から順番に各水平
ブロック列のラスタ数が格納され、垂直方向ブロックカ
ウンタ１７０にはブロック垂直長レジスタ１６０の読出
しアドレスが格納される。したがって、ブロック垂直長
とは、水平ブロック列のラスタ数を意味する。また、垂
直方向ブロック内うスクカウンタ１８０には、現走査う
スクが水平ブロック列内の何番目のラスタであるかを表
わす数値（以下、水平ブロック列内ラスタ番号という）
が格納されている。

ブロック境界検出部６０は、起動信号３４０を受は取る
と、垂直方向ブロック内ラスタカウンタ１８０の内容を
＋１インクリメントし、垂直方向ブロックカウンタ１７
０の内容を読み出しアドレスとして、ブロック垂直長レ
ジスタ１６０から現に電子ビームが走査しようとする水
平ブロック列（以下、現走査水平ブロック列という）の
垂直ラスタ数ＲＢを読み出す。次に、インクリメント後
の垂直方向ブロック内ラスタカウンタ１８０の内容ｒｂ
と垂直ラスタｖ１．ＲＢとを比較し、ｒｂ＝ＲＢの時、現走査うスクは次の水平ブロック列の最初のラス
タであると判定し、垂直方向ブロックカウンタ１７０の
内容を＋１インクリメントし、垂直方向ブロック内ラス
タカウンタ１８０の内容とグラフィック相対アドレスカ
ウンタ２２０の内容とをゼロクリアすると共に、アドレ
ス加算部９０に起動信号３４１を送出する。また、ｒｂ＃ＲＢの時、現走査うスクは、垂直方向ブロックカウンタ１７
０の内容で表わされる現走査ブロック列内のラスタであ
ると判定し、アドレス加算部１００に起動信号３４２を
送出する。

グラフィックＲＡＭ読出制御部７０は、起動信号３５０
を受は取ると、起動信号３７０を送出してグラフィック
ＲＡＭ読出部８０を水平方向ブロック数レジスタ１９０
内容にもとづいてＭ（水平方向ブロック数）回起動する
。グラフィックＲＡＭ読出部８０は、データの転送元を
グラフィックＲＡ　ＭＩＩＯとし、データ転送先をライ
ンバッファ１２０とするＤＭＡ　（ｒｌｉｒｅｃｔ　Ｍ
ｅｍｏｒｙ　Ａｃｃｅｓｓ）転送回路であり、転送元ア
ドレス、転送先アドレス、転送データ長をそれぞれ転送
元アドレスレジスタ２６０．転送先アドレスレジスタ２
７０．および転送データ長レジスタ２８０に設定した後
、グラフィックＲＡＭ続出制御部７０からの起動信号３
７０で起動することにより、グラフィックＲＡＭｌｌ０
の所定のアドレスから所定データ長のデータがラインバ
ッファ１２０の所定アドレス以降に転送される。先に説
明したように、グラフィックＲＡＭ１１０はプレーン１
１１〜１１５の５プレーンで構成され、ラインバッファ
１２０もこれに対応して５ブレ一ン分確保されているの
で、グラフィックＲＡＭ読出部８０の１回の起動で５プ
レーンのビットが並列に転送される。なお、制御フラグ
レジスタ２５０は第４図に示した「制御フラグ」を保持
し、この値が「１」のとき、グラフィックＲＡＭ読出部
８０は、上記のＤＭＡ転送を行なうが、ｒＯＪのときは
、ラインバッファ１２０の各プレーンには、所定アドレ
ス以降、所定データ製分のｒＯＪビットが書き込まれる
。

このように、グラフィックＲＡＭ読出制御部７゜は、制
御フラグレジスタ２５０．２６０．転送先アドレスレジ
スタ２７０１転送データ長レジスタ２８０に値を設定し
た後、グラフィックＲＡＭ読出部８ｏへ起動信号３７０
を送出し、これを起動する。グラフィックＲＡＭ読出部
８０は、この起動信号３７０を受は取ると、上記ＤＭＡ
転送を行ない、転送終了時にグラフィックＲＡＭＩ小制
御１Ｉ７０へ終了信号３８０を送出する。以下、水平方
向ブロック数レジスタ１９０の内容にもとづいて上記Ｍ
（水平方向のブロック数）回だけ、この動作を繰り返す
。

アドレス加算部９０は、ブロック境界検出部６０から起
動信号３４１を受は取ると、ブロックメモ１月４０の読
み出しアドレスとしてのブロック番号を表わすブロック
アドレスカウンタ２１０の内容に、水平方向のブロック
数Ｍを表わす水平方向ブロック数レジスタ１９０の内容
を加算する。その結果は再びブロックアドレスカウンタ
２１０に格納される。

アドレス加算部１００は、ブロック境界検出部６０から
起動信号３４２を受は取ると、ブロックメモリ１４０に
保持されている先に説明したブロック基準点のグラフィ
ックＲＡ　ＭＩＩＯ上のアドレス（第４図）を基点とし
た時の現走査うスクのアドレス（これを相対アドレスと
いう）を表わすグラフィックＲＡＭ相対アドレスカウン
タ２２０の内容に、グラフィックＲＡＭｌｌ０の水平方
向データ長Ｗを表わすグラフィックＲＡＭ水平方向デー
タ長レジスタ２００の内容を加算する。この加算結果は
再びグラフィックＲＡＭ相対アドレスカウンタ２２０に
格納される。

グラフィックＲＡＭｌｌ０は、先に説明したように、Ａ
Ｐ毎の表示データを５ビツト構成のドツトからなるパタ
ーンで記憶する。

ラインバッファ１２０は、グラフィックＲＡＭｌｌ０か
ら読み出された表示画面の１ラスタ分の表示データを保
持する。この表示データは、水平方向の全表示ドツトか
らなり、各ドツトは、グラフィックＲＡＭ１１０の各プ
レーン１１１〜１１５の同一アドレスのビットからなり
、５ビツト構成となっている。

プレーン合成ＲＡＭ１３０は、第６図で先に説明したよ
うに、シフトレジスタ５０に格納された５ビツト構成の
ドツトを１ビツト構成のドツト　（すなわち、輝度制御
信号）に変換するためのものである。

ブロックメモリ１４０は、先に第４図で説明したように
、表示画面上のブロック（第３図（ａ））とグラフィッ
クＲＡ　ＭＩＩＯのサブウィンドウ５ＷＤ（第３図（ｂ
））との対応関係を示すデータをブロック番号順に保持
している。

ブロック水平長レジスタ１５０は、水平ブロック列にお
ける各ブロックの水平方向のデータ長（ドツト数）を保
持する。この場合、上述した画面分割の方法から、各水
平ブロック列のＸ方向に同一位置にあるブロックのデー
タ長は等しく、したがって、このブロック水平長レジス
タ１５０に保持される内容は、各水平ブロック列に共通
に用いることができる。このブロック水平長レジスタ１
５０の続出アドレスは水平方向ブロックカウンタ２４０
に保持されている。水平方向ブロック位置カウンタ２３
０は、転送先アドレスレジスタ２７０に転送先アドレス
を設定するためのものであり、１ブロツクのＤＭＡ転送
終了の都度、該当ブロックの水平長がこの水平方向ブロ
ック位置カウンタ２３０の内容に加算されて、次ブロッ
クのＤＭＡ転送に備えられる。

以上、第１図の各部の機能について説明したが、次に、
この実施例の動作について説明する。なお、ここでは、
表示画面上では、第３図（ａ）に示すように、ビューボ
ー）ＶＰＯ，ＶＰｌおよびブロック４００が設定され、
グラフィックＲＡＭｌｌ０でも、これに対応してウィン
ドウＷＤＯ，ＷＤＩおよびサブウィンドウ５ＷＤＯＯ〜
５ＷＤＯ３，５ＷＤＩＯ〜５ＷＤ１３が設定されている
ものとする。したがって、ブロックメモリ１４０には、
第４図に示すようにデータが格納されている。また、水
平方向ブロック数レジスタ１９０にセットされている水
平方向ブロック数Ｍは、第３図（ａ＞から明らかなよう
に、（ｉ！Ｉ５であり、グラフィックＲＡＭ水平方向！
データ長レジスタ２００には、第２図（ａ）で示した水
平方向ドツト数Ｗがセットされている。以下、サブウィ
ンドウＳＷＤが対応しないブロックからなる水平ブロッ
ク列、１つのＡＰのサブウィンドウＳＷＤが対応するブ
ロックを含む水平ブロック列、異なる２つのＡＰのサブ
ウィンドウＳＷＤが対応するブロックを含む水平ブロッ
ク列毎に動作を説明するが、これらは夫々第３図（ａｌ
の最初の水平ブロック列（ブロフク０〜４）、’２番目
の水平ブロック列（ブロック５〜９）、３番目の水平ブ
ロック列（ブロック１０〜１４）で代表される。

［ａ）　　サブウィンドウＳＷＤが対応しないブロック
からなる水平ブロック列の場合：この場合の動作を、第３図（ａｌの最初の水平ブロック
列（ブロック０〜４）を対象とし、１画面の表示開始時
から説明する。

タイミング信号発生部１０が垂直帰線期間開始信号３０
０を出力すると、垂直帰線期間開始信号受領部２０はク
リア信号と起動信号３６０を発生し、このクリア信号に
よって垂直方向ブロックカウンタ１７０゜垂直方向ブロ
ック内ラスタカウンタ１８０．ブロックアドレスカウン
タ２１０．グラフィックＲＡＭ相対アドレスカウンタ２
２０．水平方向ブロック位置カウンタ２３０．水平方向
ブロックカウンタ２４０．バイトカウンタ２９０がゼロ
クリアされ、また、起動信号３６０によってグラフィッ
クＲＡＭ読出制御部７０が初期化される。

次いで、タイミング信号発生部１０が水平帰線期間開始
信号３１０を出力すると、水平帰線期間開始信号骨ｆｉ
１部３０は、まず、クリア信号を発生して水平方向ブロ
ック位置カウンタ２３０．水平方向ブロックカウンタ２
４０．バイトカウンタ２９０をゼロクリアし、次に、起
動信号３４０を発生する。このとき、電子ビームは最初
の水平ブロック列（ブロック０〜４）の最初のラスタを
走査しようとしており、このことは、垂直方向ブロック
カウンタ１７０の内容と垂直方向ブロック内ラスタカウ
ンタ１８０の内容で表わされている。

起動信号３４０により、ブロック境界検出部６０は垂直
方向ブロック内ラスタカウンタ１８０の内容を＋１イン
クリメントし、その内容ｒｂを読み出すとともに、垂直
方向ブロックカウンタ１７０の内容（値Ｏ）を読み出し
、これを読出しアドレスとしてブロック垂直長レジスタ
１６０の読出しを行なう。

この読出しアドレスは０であるから、ブロック垂直長レ
ジスタ１６０のＯ番地から最初の水平ブロック列のラス
タ数ＲＢが読み出され、このラスタ数ＲＢと垂直方向ブ
ロック内ラスタカウンタ１ε０から読み出された内容ｒ
ｂとが比較される。ここで、ｒｂｗｌであり、ラスタ数
ＲＢが２以上の値とすると、ｒｂ≠ＲＢであるから、先
に説明したように、ブロック境界検出部６０は、これら
電子ビームが走査を開始する現走査うスクが最初の水平
ブロック列内にあると判定し、起動信号３４２を出力す
る。

この起動信号３４２により、アドレス加算部１００はグ
ラフィックＲＡＭ水平方向データ長レジスタ２００に格
納される値ＷとグラフィックＲＡＭ相対アドレスカウン
タ２２０の内容とを加算し、この結果グラフィックＲＡ
Ｍ相対アドレスカウンタ２２０に格納する。この加算前
にはグラフィックＲＡＭ相対アドレスカウンタ２２０の
内容は値０であるから、この加算の結果、グラフィック
ＲＡＭ相対アドレスカウンタ２２０には値Ｗが格納され
る。しかし、この場合、電子ビームは最初の水平ブロッ
ク列の最初のラスタを走査開始しようとするものである
から、ブロック境界検出部６０は直ちにクリア信号を出
力し、グラフィックアドレスカウンタ２２０をゼロクリ
アする。したがって、その内容は値Ｏとなる。また、ア
ドレス加算部９０は動作しないので、ブロックアドレス
カウンタ２１０の内容は値Ｏである。この内容は最初の
水平ブロック列の最初のブロック０　（第３図（ａ））
を表わしている。

以上は、水平帰線期間開始信号受領部３０が起動信号３
４０を発生したことによる動作であるが、次に、この水
平帰線期間開始信号受領部３０が起動信号３５０を発生
する。

グラフィックＲＡＭ読出制御部７０は、この起動信号３
５０を受は取ると、ブロックアドレスカウンタ２１０の
内容と水平方向ブロックカウンタ２４０の内容とを取り
込んで加算し、この結果を読出しアドレスとしてブロッ
クメモリ１４０の読出しを行なう。このとき夫々の内容
は０であるから、ブロックメモリ１４０では０番地、す
なわち、ブロックＯが指定され、これに対する内容が読
み出される。

この内容は制御フラグと基準点アドレスであるが、第３
図および第４図から明らかなように、ブロック０に対す
るサブウィンドウは存在せず、ブロックメモリ１４０に
はこのブロックＯに対する基準点アドレスは格納されて
いないから、このときにブロックメモリ１４０から読み
出される内容は制御フラグだけである。

この制御フラグは制御フラグレジスタ２５０にセットさ
れる。転送元アドレスカウンタ２６０にはブロックメモ
リ１４０から読み出された基準点アドレスとグラフィッ
クＲＡＭ相対アドレスカウンタ２２０の内容との加算結
果がセットされるが、この場合ブロックメモリ１４０か
ら基準点アドレスＡＷＤが読み出されないから、グラフ
ィック相対アドレスカウンタ２２０の内容（値Ｏ）が転
送元アドレスとして転送元アドレスレジスタ２６０にセ
ットされる。

また、グラフィックＲＡＭ読出制御部７０は、水平方向
ブロック位置カウンタ２３０の内容（値０）を読み取っ
て転送先アドレスレジスタ２７０にセットし、さらに、
水平方向ブロックカウンタ２４０の内容（値Ｏ）を読出
しアドレスとし、これでブロック水平長レジスタ１５０
の内容を読み取って転送データ長レジスタ２８０にセッ
トする。

以上のグラフィックＲＡＭ読出制御部７０の動作はブロ
ック０　（第３図（ａ））におけるグラフィックＲＡＭ
ｌｌ０からのＤＭＡ転送のための準備であるが、この結
果、制御フラグレジスタ２５０には、第４図から、「０
」の制御フラグがセットされ、転送元アドレスレジスタ
２６０には、値０がセットされ、また、転送先アドレス
レジスタ２７０にも値０がセットされる。さらに、第３
図（ａｌに示すように、各水平ブロック列の１番目、２
番目、・・、５番目の水平ブロック長をＷ、、Ｗ２．・
・ｌ　Ｗ、とすると（したがって、Ｗ＝Ｗ、＋Ｗ！＋　
・・＋ＷＳ）、転送データ長レジスタ２８０には値Ｗ１
がセットされる。かかる準備が完了すると、次のブロッ
ク１の転送を実行させるために、水平方向ブロック位置
カウンタ２３０の内容にブロック水平長レジスタ１５０
から先に読み取った内容（ブロックＯの水平方向データ
長Ｗ　＋　）を加算し、この加算結果を水平方向ブロッ
ク位置カウンタ２３０にセットし、また、水平ブロック
カウンタ２４０の内容を＋１インクリメントしてその値
を１とする。

以上の動作が完了すると、グラフィックＲＡＭ読出制御
部７０は起動信号３７０を送出し、これによって、グラ
フィックＲＡＭ読出部８０は、ブロック０の最初のラス
タにいて、グラフィックＲＡＭｌｌ０からラインバッフ
ァ１２０に表示データの転送を行なう。しかし、この場
合、制御フラグレジスタ２５０には「０」の制御フラグ
がセットされているので、グラフィックＲＡ　ＭＩＩＯ
からの表示データの読出しは行なわれず、５つの「０」
ビットからなるドツトがラインバッファ１２０の転送先
アドレスレジスタ２７０にセットされた転送先アドレス
から順番に格納される。つまり、ラインバッファ１２０
の各プレーンの格納アドレスにはｒＯＪビットが格納さ
れる。

グラフィックＲＡＭ読出部８０はこのドツト転送回数を
監視してこれと転送データ長レジスタ２８０にセットさ
れている内容と比較し、両者が一敗すると、グラフィッ
クＲＡ　ＭＩＩＯからブロックＯの最初のラスタに対す
る全てのドツトが読み出されたとして終了信号３８０を
グラフィックＲＡＭ読出制御部７０に送る。

この終了信号３８０を受けると、グラフィックＲＡＭ読
出制御部７０は、水平方向ブロック数レジスタ１９０の
内容Ｍと水平方向ブロックカウンタ２４０の内容量とを
比較する。このとき、内容Ｍ、ｍは夫々値５．１である
から、ｍ≠Ｍであり、これによって、グラフィックＲＡ
Ｍ読出制御部７０は、水平方向ブロックカウンタ２４０
の内容（値１）とグラフィックＲＡＭ相対アドレスカウ
ンタ２２０の内容（値０）との読出し、加算によるブロ
ックメモリ１４０の読出しアドレス形成からの上記の動
作を開始する。このとき、この読出しアドレスの値はｌ
であり、これによる動作はグラフィックＲＡＭ１１０か
らラインバッファ１２０へのブロック１　（第３図（ａ
））の最初のラスタに対するドツト転送のためのもので
ある。

以下同様にして、ブロック２，３．４の最初のラスタに
対するｒＯＪのドツト転送が行なわれ、これらの転送が
終了した時点で、表示画面３９０上の最初のラスタの全
てのドツト　（１ライン分の表示データ）がラインバッ
ファ１２０に格納されたことになる。このときもグラフ
ィックＲＡＭ読出制御部７０は、水平方向ブロック数レ
ジスタ１９０の内容Ｍと水平方向ブロックカウンタ２４
０の内容量とを読み取って比較するが、両者は値５と等
しいから、動作を終了して水平帰線期間開始信号受領部
３０から次の起動信号３５０が供給されるまで動作しな
い。

以上のグラフィックＲＡＭｌｌ０からの１ラスタ分の表
示データの読取り転送までの動作は水平帰線期間内で行
なわれ、ラインバッファ１２０の各プレーンには、全て
「０」ビットが格納されたことになる。

水平帰線期間が終ると、電子ビームは表示画面３９０上
の最初のラスタを走査するが、電子ビームの移動と同期
してタイミング信号発生部１０は、先に説明したように
、水平走査タイミング信号３２０とシフトレジスタ起動
タイミング信号３３０とを順次出力する。

ラインバッファ読出部４０は、水平走査タイミング信号
３２０を受ける毎に、バイトカウンタ２９０の内容を読
出しアドレスとし、ラインバッファ１２０から８ドツト
（１バイト）ずつ表示データを読み出してシフトレジス
タ５０に転送し、シフトレジスタ５０は、プレーン合成
ＲＡＭ１３Ｑとともに、シフトレジスタ起動タイミング
信号３３０を受ける毎に、先に説明したように、輝度制
御信号を形成する。

１ラスタ分の輝度制御信号が形成されて表示回路に供給
され、タイミング信号発生部１０が水平帰線期間開始信
号３１０を出力すると、水平帰線期間開始信号受領部３
０はクリア信号、起動信号３４０．３５０を順次出力し
、ブロック境界検出部６０による上記動作から上記した
一連の動作が開始される。かかる動作は、最初の水平ブ
ロック列（第３図（ａ））の２番目のラスタに対する表
示データのためのものであり、ブロック境界検出部６０
はグラフィックＲＡＭ相対アドレスカウンタ２２０をゼ
ロクリアするクリア信号を発生しない。このために、こ
のカウンタ２２０の内容はグラフィックＲＡＭ水平方向
データ長レジスタ２００の内容（値Ｗ）に等しくなる。

この場合、ブロックアドレスカウンタ２１０の内容は値
０であるから、これに水平方向ブロックカウンタ２４０
の内容を加算して得られるブロックメモリ１４０の読出
しアドレスはＱ、１，２．３．４となり、最初のラスタ
の場合と同様の「０」の制御フラグがブロックメモリ１
４０から読み出される。

しかし、転送元アドレスレジスタ２６０にセットされる
転送元アドレスは、グラフィック相対アドレスカウンタ
２２０の内容（値Ｗ）となる。

以上のようにして、最初の水平ブロック列の２番目のラ
スタに対する表示データがグラフィックＲＡＭｌｌ０か
らラインバッファ１２０に転送される。

以下同様にして、最初の水平ブロック列の各ラスタに対
する表示データの読取り、表示が行なわれる。もちろん
、夫々の表示データは全て「０」のドツトからなること
はいうまでもない。

山）　１つのＡＰのサブウィンドウＳＷＤが対応するブ
ロックを含む水平ブロック列の場合：この場合の動作を
、第３図（ａｌの最初の水平ブロツク列に続く２番目の
水平ブロック列（ブロック５〜９）を対象に説明する。

上記のように、最初の水平ブロック列の全てのラスタに
対する表示動作が完了すると、次に、ブロック境界検出
部６０に起動信号３４０が供給され、垂直方向ブロック
内ラスタカウンタ１８０の内容ｒｂを＋１インクリメン
トし、これと垂直方向ブロックカウンタ１７０の内容（
値０）を続出しアドレスとして指定されるブロック垂直
長レジスタ１６０の内容ＲＢとを比較する。この場合、
＋１インクリメントされたことによる内容ｒｂは最初の
水平ブロック列（ブロック０〜４）のラスタ数に等しく
、また、内容ＲＢも同様であるから、ブロック境界検出
部６０は、電子ビームが走査を開始する現走査うスクは
２番目の水平ブロック列の最初のラスタと判定し、垂直
方向ブロックカウンタ１７０の内容を＋１インクリメン
トするとともに、起動信号３４１を出力する。これによ
り、垂直方向ブロックカウンタ１７０の内容は、電子ビ
ームが２番目の水平ブロック列を走査しようとすること
を表わすことになる。

この起動信号３４１により、アドレス加算部９０は水平
方向ブロック数レジスタ１９０の内容Ｍ（値５）とブロ
ックアドレスカウンタ２１０の内容（値Ｏ）とを加算し
、その加算結果をブロックアドレスカウンタ２１０にセ
ットする。この加算結果は、２番目の水平ブロック列で
の水平方向に並んだ最初のブロック５　（第３図（ａ）
）を表わしている。

グラフィックＲＡＭ相対アドレスカウンタ２２０゜水平
方向ブロック位置カウンタ２３０．水平方向ブロックカ
ウンタ２４０およびバイトカウンタ２９０の動作は、先
に説明した最初の水平ブロック列の場合と同様である。

また、先の説明と同様に、この水平ブロック列の各ブロ
ックのラスタに対する表示データがラインバッファ１２
０に格納される毎に、次のブロックのラスタに対する表
示データの転送のために、水平方向ブロック位置カウン
タ２３０の内容が転送先アドレスとして転送先アドレス
レジスタにセットされ、水平方向ブロックカウンタ２４
０の内容を読出しアドレスとしてブロック水平長レジス
タ１５０から読み出された内容（ＷＩ、ＷＩ、・・。

Ｗｓ）のうちのＷ２が転送データ長レジスタ２８０にセ
ットされる。

これに対し、ブロックアドレスカウンタ２１０の内容と
水平方向ブロックカウンタ２４０の内容との加算結果が
ブロックメモリ１４０の続出しアドレスとなり、ブロッ
クアドレスカウンタ２１０の内容は値５であるから、読
出しアドレスは５，６，７゜８．９と順次かつ繰り返し
変化する。この場合、第３図から明らかなように、ブロ
ック５．８．９に対応するサブウィンドウＳＷＤは存在
しないから、読出しアドレスが５．８．９であるときに
は、ブロックメモリ１４０から「０」の制御フラグしか
読み出されず、このときのラインバッファ１２０への表
示データの転送は最初の水平ブロック列の場合と同様で
あるが、ブロック６．７に対してはサブウィンドウ５Ｗ
ＤＯＯ，５ＷＤＯＩが対応していることから（第３図）
、読出しアドレスが６．７のときには、ブロックメモリ
１４０からは、第４図に示すように、夫々「１」の制御
フラグとＡＷＤＯＯ。

ＡＷＤＯＩの基準点アドレスが読み出される。

そこで、いま、読出しアドレスが６であってブロック６
の最初のラスタに対する表示データのラインバッファ１
２０への転送を行なうものとすると、この「１」の制御
フラグは制御フラグレジスタ２５０にセットさ、読み出
された基準点アドレスＡＷＤ００をグラフィックＲＡＭ
相対アドレスカウンタ２２０の内容（この場合、値０）
との加算結果が転送元アドレスとして転送元アドレスレ
ジスタ２６０にセットされる。

グラフィックＲＡＭ読出部８０は、起動信号３７０が供
給されると、制御フラグレジスタ２５０にセットされて
いる制御フラグが「１」であることから、転送元アドレ
スレジスタ２６０にセットされている転送元アドレスで
指定されるグラフィックＲＡＭ１１０の番地から順番に
ドツトを読み出し、ラインバッファ１２０の転送先アド
レスレジスタ２７０にセットされる転送先アドレスで指
定される番地とこれに続く番地に順番に転送する。

これにより、ブロック６の最初のラスタに対するグラフ
ィックＲＡＭｌｌ０での領域Ａのサブウィンドウ５ＷＤ
ＯＯ（第３図（ｂ））のドツトが順次ラインバッファ１
２０に転送される。

水平帰線期間開始信号３１０が発生されてグラフィック
ＲＡＭ相対アドレスカウンタ２２０の内容がＷずつ変化
する毎に、同様にして、ブロック６の各ラスタに対する
サブウィンドウ５ＷＤＯＯのドツトがグラフィックＲＡ
Ｍｌｌ０がラインバッファ１２０に転送される。ブロッ
ク７に対するサブウィンドウ５ＷＤＯＩに対しても同様
である。

このようにして、２番目の水平ブロック列に対し、１ラ
スタ分ずつラインバッファ１２０に転送され、また、最
初の水平ブロック列の場合と同様にして、ラインバッフ
ァ１２０からシフトレジスタ５０に転送され、第６図に
示した規則に従って輝度制御信号が形成される。

（ｅ）　　異なる２つのサブウィンドウＳＷＤが対応す
るブロックを含む水平ブロック列の場合：この場合の動
作を、第３図（ａ）の３番目のブロック列（ブロック１
０〜１４）を対象として説明する。

ここで、ブロック１０．１１．１３．１４に対する動作
は上述の動作と同様なので説明を省略し、ブロック１２
に対する動作のみを説明する。

この場合には、先の説明から明らかなように、ブロック
アドレスカウンタ２１０の内容は、ブロック１０を指示
する値１０である。グラフィックＲＡＭ読出制御部７０
がブロックアドレスカウンタ２１０の内容と水平方向ブ
ロックカウンタ２４０の内容とを加算してブロックメモ
リ１４０のブロック１２を指示する読出しアドレスを形
成すると、このブロックメモリ１４０のブロック１２に
対する内容は、第４図に示すように、「１」の制御フラ
グとグラフィックＲＡＭｌｌ０の領域Ｂにおけるサブウ
ィンドウ５ＷＤＩＯの基準点アドレスＡＷＤＩＯであり
、ブロックメモリ１４０からはこの内容が読み出される
。

そこで、先に説明したようにして、ブロックメモリ１４
０の読出しアドレスが値１２となる毎に、グラフィック
ＲＡ　ＭＩＩＯからはこのサブウィンドウ５ＷＤＩＯの
表示データが読み出されてラインバッファ１２０に転送
されることになる。

読出しアドレスが値１１のときには、グラフィックＲＡ
Ｍｌｌ０からブロック１１に対応した領域Ａのサブウィ
ンドウ５ＷＤＯ２の表示データが読み出されてラインバ
ッファ１２０に転送されるが、次に読出しアドレスが１
２になると、同じく領域Ｂのサブウィンドウ５ＷＤＩＯ
の表示データが読み出されてラインバッファに転送され
ることになる。これ故に、第５回申）に示したように、
領域Ａのサブウィンドウ５ＷＤＯ２に続いて領域Ｂのサ
ブウィンドウ５ＷＤＩＯの表示データの読出しが可能と
なり、第５図（ａ）などに示すように、ビューポートＶ
ＰＯの上に一部（ブロック１２）重なってビューポート
ＶＰ１が表示可能となるのである。

このようにして第５図（ｂｌに示したようにグラフィッ
クＲＡＭｌｌ０からの表示データの読み出しが行なわれ
、ウィンドウＷＤＯ，ＷＤ１の表示データが夫々、第５
図（ａｌに示すビューポートｖｐｏ。

ＶＰＩに外枠付きで表示される。

ビューポートＶＰＯ，ＶＰＩで表示される内容を変更す
る場合には、グラフィックＲＡＭｌｌ０上でのウィンド
ウＷＤＯ；−ＷＤＩの位置を変更し、これに応じて、ブ
ロックメモ１月４０でのブロック６、　７．１１．１２
．１３．１７．１８　（第４図）での基準点アドレスを
、新たに設定されたウィンドウＷＤＯ，ＷＤ１の領域Ａ
、Ｂでの基準点アドレスに変更すればよい。

１つのＡＰに対する表示データのみを表示する場合には
、表示画面上に１つのＶＰのみを設定すればよい。これ
を表示画面傘体に表示する場合には、ｖＰは表示画面に
等しく最大となり、これに対してグラフィックＲＡ　Ｍ
ＩＩＯでも最大のウィンドウＷＤが設定される。この場
合には、ＶＰ枠は設ける必要がないので、グラフィック
ＲＡＭｌｌ０のプレーン１１５からｖｐ枠データを読み
出す必要がない。この場合、ブロック垂直長レジスタ１
６０の内容は表示画面のラスタ数のみであり、水平方向
ブロック数レジスタ１９０の内容は値１である。

また、ブロック水平長レジスタ１５０の内容はグラフィ
ックＲＡＭ水平方向データ長レジスタ２００の内容と等
しくＷのみである。これに対し、１つのＶＰのみで設定
するにしても、このｖＰの大きさを表示画面よりも小さ
く設定することができる。

この場合には、このＶＰの頂点を通るＸ軸、Ｙ軸に平行
な直線によって表示画面をブロック分割し、先に説明し
た処理によって表示を行なう。

上記実施例の特徴の主なものを揚げると、次の還りであ
る。

（１）　　表示画面のブロック分割は、互いに重複する
複数のＶＰが設定されると、これらｖＰの全ての頂点（
角）の座標から簡単に行なえ、分割アルゴリズムも非常
に簡単になる。

（２）　　各ブロック毎にいずれのＡＰによる表示デー
タを表示すべきかをブロックメモ１月４０（第１図）で
指定すればよい。このために、ｖＰの表示画面上での配
置が変わらない限り、ブロックに対するＡＰの指定を変
えるだけで、同−ｖＰでの表示内容を異なるＡＰによる
ものに変更できるし、また、ＶＰの重なり状態を逆転す
ることが容易である。

たとえば、第４図において、ブロックメモリ１４０（第
１図）でのブロック１２の基準点アドレスをＡＷＤＩＯ
とした結果、第３図（ａｔに示すように、ブロック１２
でビューボー）ＶＰ　１が上側になるように、ビューポ
ートＶＰＯに重なっているが、単に、第４図において、
ブロック１２の基準アドレスをＡＷＤＯ３（第３図（ｂ
））と変更するだけで、第３図（ａｌにおいて、ブロッ
クメモリ１４０でのブロック１２でビューポー）ＶＰＯ
はビューポート１の上側となり、ウィンドウＷＤＯ（第
３図（ｂ））の全表示データがビューポートｖＰＯで表
示されることになる。

このように、表示画面のブロック分割とｖＰ間の優先順
位とは独立したものとなり、ブロックメモリ１４０での
テーブル作成が短時間で行なえる。

また、ＶＰ間の優先順位の変更にともなうテーブルの変
更も、ＶＰが重なるブロックに対してのみ修正するだけ
でよく、非常に簡単になる。さらに、ＶＰ内で表示すべ
きグラフィックＲＡＭｌｌ０内での部分の変更は、単に
、ブロックメモリ１４０において、ブロック毎に制御フ
ラグと基準点アドレスを変更することによって可能であ
る。このことから、スクロールも簡単に実行できる。ｖ
Ｐの大きさの変更（拡大、縮小）はテーブルの変更をと
もなうものであるが、テーブルの作成が簡単であること
から、これも短時間で行なえる。

（３）　　各水平ブロック列のブロック数は互いに等し
いから、表示画面全体からみた水平ブロック列の規則性
が単純化される。このために、電子ビームが水平ブロッ
ク列を走査するときに、走査したブロック数がある設定
された設定値に達したが否かを判定すればよ（、第１図
においては、水平方向ブロック数レジスタ１９０に格納
されている一定値と水平方向ブロックカウンタ２４０の
内容を比較すればよい。

これに対し、先に示した特開昭５９−１０２２８４号公
報に開示の従来技術では、水平ブロック列毎にブロック
数が異なるから、水平方向ブロック数レジスタ１９０に
は各水平ブロック列に異なるブロック数を格納し、かつ
、電子ビームがいずれの水平ブロック列を走査している
かを判定した結果にもとづいて水平方向ブロック数レジ
スタ１９０の内容ヲ読み出すことが必要となる。

これに比べて上記実施例はハードウェア処理が簡単とな
って高速処理が可能となる。

（４）　　グラフィックＲＡＭｌｌ０では、ＡＰデータ
やｖＰＰデータが異なるプレーンに格納され、かつ、こ
れらが読み出された後、論理演算されて輝度制御信号が
形成されるから、グラフィックＲＡＭ内での各データを
破壊することなく、表示画面上で各ｖＰにＶＰ枠を設け
ることができる。したがって、■Ｐ枠段設定ためには、
はとんど処理時間を要することはない。

（５）　　グラフィックＲＡ　ＭＩＩＯの各プレーン１
１１〜１１５では、データの書込み、読出しが全（独立
であるので、各プレーン毎に独立にデータの更新が可能
であり、また、他のプレーンのデータを意識することな
く、所望プレーンからデータを読み出して表示可能とな
る。

以上が、第１図に示した実施例の構成および動作の説明
である。この実施例では、グラフィックＲＡＭｌｌ０は
、５プレーンで構成されるとして説明したが、本発明は
、これのみに限定するものではなく、メモリコストの観
点からプレーン数を減らすこと可能である。すなわち、
第１図におけるプレーン１１１１プレーン１１２．プレ
ーン１１３の３プレーンを１プレーンで構成してもよい
。逆に、カラー表示１画像の濃淡表示、を可能とするた
めには、プレーン数を増やせばよい、また、■Ｐ枠は外
枠と上端見出しくＶＰ名またはＷＤ名）で構成されると
して説明したが、これに限定されるものでもなく、外枠
の内側に別の枠を設け（これを内枠と呼ぶこととする）
、内枠と外枠との間に囲まれた領域を、ビューポートｖ
ＰＯサイズ変更１位置変換、スクロール、のためのアイ
コン（絵記号）表示エリアとして使用することも可能で
ある。この場合、上記領域に対応するプレーン１１４上
の領域に、マスクパターンを展開する必要があることは
いうまでもない。さらに、表示画面に３個以上のビュー
ポートを設定し、３以上の異なるアプリケーションに対
する部分画面を表示することも、上記実施例の場合と同
様にして可能である。

〔発明の効果〕

以上説明したように、本発明によれば、次に偵げるよう
な優れた効果が得られる。

（ａ）　　表示画面のブロック分割のアルゴリズムが単
純化されるとともに、これと各ブロックに対する異なる
ウィンドウの優先順位が独立となり、グラフィックＲＡ
Ｍからの表示データの読み出しのためのテーブル作成が
簡単かつ迅速に行なえる・。

また、ブロック単位での処理が可能となるから、テーブ
ルの部分的な修正だけで、ビューポートの重なり状態を
変更できる。

（ｂ）　　表示画面は水平ブロック列毎に同数のブロッ
クに分割されるから、電子ビームが走査するブロックを
判定するためのデータが少なくすみ、また、そのための
処理も単純化されるので、ハードウェア処理でもって迅
速に行なえる。

（０）　　表示データはＡＰデータ、マスクデータ。

ｖＰ枠データ毎に異なるプレーンに格納されるので、夫
々のデータは独立に更新可能であり、画面制御コマンド
に対応した画面更新が高速に行なえる。

（ｄ）　　表示データは、グラフィックＲＡＭから読み
出された後、電子ビームの輝度制御信号に変換されるか
ら、表示データを破壊することなしに、表示画面上の各
ビューポートに枠付けをすることができる。

（ｅ）　　表示画面上でのビューポートの位置、大きさ
およびビューポートに対するグラフィックＲＡＭのウィ
ンドウの位置は任意に設定できるから、ビューポートの
移動、サイズ変更、スクロールなどの画面制御機能を実
現するためのソフトウェア量は少な（てすみ、モジュラ
リテイに優れたソフトウェアを形成することができる。

【図面の簡単な説明】

第１図は本発明による表示制御装置の一実施例を示すブ
ロック図、第２図（ａ）、　（ｂ）は第１図におけるグ
ラフィックＲＡＭのウィンドウと表示画面上のビューポ
ートとの対応関係の一例を示す説明図、第３図（ａ）は
表示画面のブロック分割の規則を示す説明図、同図（ｂ
）は表示画面上に設定されたブロックに対応したグラフ
ィックＲＡＭでのウィンドウでのサブウィンドウを示す
説明図、第４図は第１図におけるブロックメモリに格納
されるテーブルの一例を示す説明図、第５図は表示画面
上での電子ビームの軌跡とグラフィックＲＡＭでの表示
データの読出し順序との関係を示す説明図、第６図は第
１図におけるプレーン合成ＲＡＭによる表示データから
電子ビームの輝度制御信号への変換規則の一例を示す説
明図、第７図は従来の表示画面でのブロック分割の一例
を示す説明図である。４０・・・ラインバッファ読出部、５０・・・シフトレ
ジスタ、７０・・・グラフィックＲＡＭ続出制御部、８
０・・・グラフィックＲＡ　Ｍ　ｐ小部、１１０・・・
グラフィックＲＡＭ５１１１〜１１５・・・プレーン、
１２０・・・ラインバッファ、】３０・・・プレーン合
成ＲＡＭ、１４０・・・ブロックメモリ、２５０・・・
制御フラグレジスタ、２６０・・・転送元アドレスレジ
スタ、２７０・・・転送先アドレスレジスタ、２８０・
・・転送データ長レジスタ、２９０バイ第２図第４図（Ｑ）第５図（ｂ）

Claims

【特許請求の範囲】

表示画面上に異なる複数のビューポートが互いに一部重
なるように設定され、該ビューポート毎に異なるアプリ
ケーションプログラムによる表示データを表示すること
ができるようにしたマルチビューポート方式の表示制御
装置において、該表示データは前記アプリケーションプ
ログラムによつて形成されたアプリケーションプログラ
ムデータとマスクデータと前記ビューポートの枠を表わ
す枠データとからなるものであつて、複数個のプレーン
からなりかつアプリケーション毎に異なる領域が割り当
てられるとともに、該領域毎に少なくとも前記アプリケ
ーションプログラムデータと前記マスクデータと前記枠
データとを夫々別々の前記プレーンにドットパターンと
して格納することによつて前記表示データを保持するグ
ラフィックランダムアクセスメモリと、該グラフィック
ランダムアクセスメモリにおける前記領域で前記ビュー
ポートに対して設定されるウィンドウの表示データを該
グラフィックランダムアクセスメモリから読み出すため
のデータを格納するブロックメモリと、該ブロックメモ
リから読み出されたデータをもとに前記グラフィックラ
ンダムアクセスメモリから表示データを読み出すグラフ
ィックランダムアクセスメモリ読出部と、前記表示画面
の１ラスタ分の表示データを保持するラインバッファと
、該ラインバッファに保持される表示データを１ドット
毎に前記アプリケーションプログラムデータ、マスクデ
ータおよび枠データの夫々の値に応じた値の輝度制御信
号に変換するためのプレーン合成ランダムアクセスメモ
リとを備え、前記グラフィックランダムアクセスメモリ
の前記領域には、前記ビューポートに対応して任意の位
置にウィンドウが設定されるとともに、少なくとも該ウ
ィンドウ内には前記ビューポート内のブロックに対応し
てサブウィンドウが設定され、前記ブロックメモリに格
納されるデータは前記ブロック毎に対応する前記サブウ
ィンドウの有無を表わす制御フラグと前記サブウィンド
ウに対応する前記ブロック毎に前記グラフックランダム
アドレス上での前記サブウィンドウの基準点アドレスと
からなるものであつて、少なくとも前記グラフィックラ
ンダムアクセスメモリに設定された前記ウィンドウ内の
表示データが読み出されて前記ラインバッファに保持さ
れることを特徴とする表示制御装置。