JPS62139155U - - Google Patents

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JPS62139155U
JPS62139155U JP2426486U JP2426486U JPS62139155U JP S62139155 U JPS62139155 U JP S62139155U JP 2426486 U JP2426486 U JP 2426486U JP 2426486 U JP2426486 U JP 2426486U JP S62139155 U JPS62139155 U JP S62139155U
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JP
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circuit
parity
error
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parity check
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  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例のブロツク図、第２
図は第１図の動作を示すタイミングチヤート、第
３図は従来例のブロツク図、第４図は第３図の動
作を示すタイミングチヤートである。 １０１……パリテイ計数回路、１０２……排他
的論理和回路、１０３……フリツプ・フロツプ、
１０４……ＯＲ回路、１０５……計数回路、１０
６……タイマー回路、１０７〜１０９……フリツ
プ・フロツプ、１１０……ＮＡＮＤ回路、１１１
……Ｎ２分周回路、１１２……Ｎ１分周回路、１
１３……信号入力端子、１１４……パリテイ情報
入力端子、１１５……周波数ｆ０クロツク入力端
子、１１６……計数回路からのパルス出力端子、
４０１……周波数ｆ１のクロツク、４０２……周
波数ｆ２のクロツク、４０３……タイマー回路１
０６の出力、４０４……フリツプ・フロツプ１０
７の出力、４０５……フリツプ・フロツプ１０８
の出力、４０６……フリツプ・フロツプ１０９の
出力、４０７……ＮＡＮＤ回路１１０の出力、４
０８……ＯＲ回路１０４の出力。

Claims (1)

    【実用新案登録請求の範囲】
  1. パリテイ・チエツク方式による誤り監視機能を
    有するデータ通信装置から伝送されてきたパリテ
    イ情報とパリテイ計数結果とからパリテイ・チエ
    ツクを行なうための排他的論理和回路と、前記パ
    リテイ・チエツク結果を１フレーム長（周波数ｆ
    １）まで引きのばすための第１のフリツプ・フロ
    ツプと、パリテイ誤り発生時にｆ１／２の幅の誤
    りパルスを発生させるＯＲ回路と、誤りパルスの
    数を計数する計数回路と、計数時間を決定するタ
    イマー回路と、前記タイマー回路の出力を装置内
    の周波数ｆ１なるクロツクに同期させる第２のフ
    リツプ・フロツプと、このフリツプ・フロツプの
    出力と前記周波数ｆ１のクロツクに同期した周波
    数ｆ２（ｆ２≧３ｆ１）のクロツクとから、ｆ２
    の幅のリセツト・パルスを作る第３、第４のフリ
    ツプ・フロツプ及びＮＡＮＤ回路とを具備するパ
    リテイ誤り計数回路。
JP2426486U 1986-02-20 1986-02-20 Expired JPH0453081Y2 (ja)

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JP2426486U JPH0453081Y2 (ja) 1986-02-20 1986-02-20

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Publication Number Publication Date
JPS62139155U true JPS62139155U (ja) 1987-09-02
JPH0453081Y2 JPH0453081Y2 (ja) 1992-12-14

Family

ID=30823335

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JP2426486U Expired JPH0453081Y2 (ja) 1986-02-20 1986-02-20

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JP (1) JPH0453081Y2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01126743U (ja) * 1988-02-24 1989-08-30

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JPH01126743U (ja) * 1988-02-24 1989-08-30

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JPH0453081Y2 (ja) 1992-12-14

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