JPS62138229U - - Google Patents
Info
- Publication number
- JPS62138229U JPS62138229U JP2393186U JP2393186U JPS62138229U JP S62138229 U JPS62138229 U JP S62138229U JP 2393186 U JP2393186 U JP 2393186U JP 2393186 U JP2393186 U JP 2393186U JP S62138229 U JPS62138229 U JP S62138229U
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- terminal
- resistor
- pull
- connect
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Description
第１図は本考案に係るＣＰＵの誤動作防止回路
図、第２図は要部の状態を示す図である。 １はＣＰＵ、２はリセツト入力端子、３はリセ
ツトスイツチ、４はインバータ回路、ＶｃｃはＣ
ＰＵの電源電圧、ＶＤＤはメモリーバツクアツプ
電源電圧。
図、第２図は要部の状態を示す図である。 １はＣＰＵ、２はリセツト入力端子、３はリセ
ツトスイツチ、４はインバータ回路、ＶｃｃはＣ
ＰＵの電源電圧、ＶＤＤはメモリーバツクアツプ
電源電圧。
Claims (1)
- 【実用新案登録請求の範囲】 内蔵のＲＡＭをメモリーバツクアツプするＬｏ
ｗアクテイブタイプのＣＰＵにおいて、 前記ＣＰＵのリセツトスイツチの一方の端子に
プルアツプ抵抗を介してメモリーバツクアツプ電
源を接続し、かつ前記スイツチ端子と前記プルア
ツプ抵抗の中点を前記ＣＰＵのリセツト端子に接
続するとともに、前記リセツトスイツチの他方の
端子にインバータ回路を介して前記ＣＰＵの電源
を接続して成ることを特徴とするＣＰＵの誤動作
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393186U JPS62138229U (ja) | 1986-02-20 | 1986-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393186U JPS62138229U (ja) | 1986-02-20 | 1986-02-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62138229U true JPS62138229U (ja) | 1987-08-31 |
Family
ID=30822694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2393186U Pending JPS62138229U (ja) | 1986-02-20 | 1986-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62138229U (ja) |
-
1986
- 1986-02-20 JP JP2393186U patent/JPS62138229U/ja active Pending