JPS6213760B2

JPS6213760B2 -

Info

Publication number: JPS6213760B2
Application number: JP56002748A
Authority: JP
Inventors: Kazuhide Aoki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-01-13
Filing date: 1981-01-13
Publication date: 1987-03-28
Also published as: JPS57117190A

Description

【発明の詳細な説明】本発明は、同一出力端子にラツチ動作出力また
はシフトレジスト出力が得られるラツチ機能付き
シフトレジスタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a shift register circuit with a latch function in which a latch operation output or a shift register output can be obtained from the same output terminal.

バスライン構造を持つ回路では、しばしばある
期間はシフトレジスタ出力をバスラインに送出
し、また別のある期間はラツチ出力をバスライン
に送出することが必要とされることがある。 In circuits with a bus line structure, it is often necessary to have a shift register output on the bus line during some periods and a latch output on the bus line during other periods.

従来このような場合、第１図に示すようなシフ
トレジスタ１とラツチ２とをそれぞれ別に具え、
その出力を切換回路３により適宜切換えてバスラ
インに出力するという方法が用いられている。 Conventionally, in such a case, a shift register 1 and a latch 2 as shown in FIG. 1 are provided separately.
A method is used in which the output is appropriately switched by a switching circuit 3 and output to the bus line.

第２図は、これらシフトレジスタ１、ラツチ２
および切換回路３の動作を示すタイミングチヤー
トであり、以下このタイミングチヤートに基づい
て第１図に示す従来方式の動作を説明する。 Figure 2 shows these shift registers 1 and latch 2.
1 is a timing chart showing the operation of the switching circuit 3. Hereinafter, the operation of the conventional system shown in FIG. 1 will be explained based on this timing chart.

はじめにシフトレジスタ１においては、クロツ
ク信号CK（第２図ａ参照）に基づいてトランス
フアゲートトランジスタＴ１１およびＴ１４がオ
ン−オフし、またクロツク信号（第２図ｂ参
照）に基づいてトランスフアゲートトランジスタ
Ｔ１２およびＴ１３がオン−オフする。したがつ
て、第２図ｅに示すデータＤ１が該シフトレジス
タ１に入力されたとすると、このデータＤ１は、
上記トランジスタＴ１１、インバータIV１１、
上記トランジスタＴ１２およびインバータIV１
２を介すことにより、上記クロツク信号CKの１
周期分だけシフトレジストされたデータとして出
力される。 First, in the shift register 1, transfer gate transistors T11 and T14 are turned on and off based on a clock signal CK (see FIG. 2a), and transfer gate transistors T12 and T14 are turned on and off based on a clock signal (see FIG. 2b). T13 turns on and off. Therefore, if the data D1 shown in FIG. 2e is input to the shift register 1, this data D1 is
The above transistor T11, inverter IV11,
The above transistor T12 and inverter IV1
2 of the clock signal CK.
It is output as data that has been shifted and registered by the period.

なお、上記インバータIV１１、インバータIV
１３および前記トランジスタＴ１３で構成される
ループ、および上記インバータIV１２、インバ
ータIV１４および前記トランジスタＴ１４で構
成されるループはともに“１”レベルに保持のた
めの安定回路であり、上述したシフトレジスト動
作に直接的に寄与するものではない。ただし、こ
れら安定回路を付加することにより、相当に周波
数の低いクロツク信号でも使用することができ、
誤動作の心配もない。 In addition, the above-mentioned inverter IV11, inverter IV
13 and the transistor T13, and the loop composed of the inverter IV12, the inverter IV14, and the transistor T14 are both stabilizing circuits for maintaining the "1" level, and are directly connected to the shift resist operation described above. It does not make a significant contribution. However, by adding these stabilizing circuits, it is possible to use even clock signals with considerably low frequencies.
There is no need to worry about malfunctions.

次にラツチ２においては、クロツク信号SP
（第２図ｃ参照）に基づいてトランスフアゲート
トランジスタＴ２１がオン−オフし、またクロツ
ク信号（第２図ｄ参照）に基づいてトランス
フアゲートトランジスタＴ２２がオン−オフす
る。したがつて、第２図ｆに示すデータＤ２が該
ラツチ２に入力されたとすると、このデータＤ２
は上記トランジスタＴ２１を介すことにより、上
記クロツク信号SPの立上り毎にラツチされたデ
ータとして出力される。なお、インバータIV２
１、インバータIV２２および前記トランジスタ
Ｔ２２で構成されるループも前述同様に“１”レ
ベル保持のための安定回路である。 Next, in latch 2, the clock signal SP
The transfer gate transistor T21 is turned on and off based on the clock signal (see FIG. 2c), and the transfer gate transistor T22 is turned on and off based on the clock signal (see FIG. 2d). Therefore, if data D2 shown in FIG. 2f is input to the latch 2, this data D2
is outputted as latched data through the transistor T21 each time the clock signal SP rises. In addition, inverter IV2
1. The loop composed of the inverter IV22 and the transistor T22 is also a stable circuit for maintaining the "1" level as described above.

さて、切換回路３は、上述したシフトレジスト
出力あるいはラツチ出力を動作選択制御信号
GSR（第２図ｇ参照）あるいはGLC（第２図ｈ
参照）に基づいて選択し、この選択した信号を出
力信号Ｑとしてバスラインに送出する回路であ
る。したがつて、上記信号GSRが“１”となつ
ている時間（時間t₁）は、アンド回路AD３１、ノ
ア回路NR３１、インバータIV３１を介してシフ
トレジスト出力が出力信号Ｑ（第２図ｉ参照）と
してバスラインに送出され、また、上記信号
GLCが“１”となつている時間（時間t₂）は、ア
ンド回路AD３２、ノア回路NR３１、インバータ
IV３１を介してラツチ出力が出力信号Ｑ（第２
図ｉ参照）としてバスラインに送出される。 Now, the switching circuit 3 uses the above-mentioned shift register output or latch output as an operation selection control signal.
GSR (see Figure 2g) or GLC (see Figure 2h)
This circuit selects the selected signal based on the output signal Q (reference) and sends the selected signal to the bus line as the output signal Q. Therefore, during the time when the signal GSR is "1" (time t ₁ ), the shift register output becomes the output signal Q (see FIG. 2 i) via the AND circuit AD31, the NOR circuit NR31, and the inverter IV31. The above signal is also sent out to the bus line as
During the time when GLC is “1” (time t ₂ ), the AND circuit AD32, the NOR circuit NR31, and the inverter
The latch output is transmitted via IV31 to the output signal Q (second
(see Figure i) on the bus line.

ところで、上述した従来の方式では、第１図に
示した構成でも明らかなようにシフトレジスタ１
を構成する素子、ラツチ２を構成する素子、およ
び切換回路３を構成する素子がそれぞれ別個に必
要であり、バスライン構造を持つ回路に上述した
回路を多数段付加してLSI化しようとした場合、
(1)チツプサイズの増大、(2)消費電力の増大という
避け得ない問題が生じることになる。 By the way, in the conventional method described above, as is clear from the configuration shown in FIG.
The elements that make up the circuit, the elements that make up the latch 2, and the elements that make up the switching circuit 3 are each required separately, and if you try to add multiple stages of the above-mentioned circuits to a circuit with a bus line structure and convert it into an LSI. ,
This results in the inevitable problems of (1) an increase in chip size and (2) an increase in power consumption.

本発明は、上記実情に鑑みてなされたもので、
シフトレジスタ自体にラツチ機能を持たせ、また
それぞれの動作クロツク信号と動作選択制御信号
とのアンド条件をとつてそれぞれの動作信号とす
ることにより、構成素子を減少し、しかも消費電
力をも極減するLSI化に適したラツチ機能付きシ
フトレジスタ回路を提供するものである。 The present invention was made in view of the above circumstances, and
By providing the shift register itself with a latch function, and by performing an AND condition on each operation clock signal and operation selection control signal to use each operation signal, the number of components can be reduced, and power consumption can also be extremely reduced. The present invention provides a shift register circuit with a latch function that is suitable for LSI implementation.

以下、本発明に係るラツチ機能付きシフトレジ
スタ回路を添付図面の実施例を参照して詳細に説
明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A shift register circuit with a latch function according to the present invention will be described in detail below with reference to embodiments of the accompanying drawings.

第３図は、本発明に係るラツチ機能付きシフト
レジスタ回路の一実施例を示すものであり、クロ
ツク信号処理回路４を具えている。 FIG. 3 shows an embodiment of a shift register circuit with a latch function according to the present invention, which includes a clock signal processing circuit 4. As shown in FIG.

また、第４図は第３図に示すラツチ機能付きシ
フトレジスタ回路の動作を示すタイミングチヤー
トであり、以下このタイミングチヤートに基づい
て該ラツチ機能付きシフトレジスタ回路の動作を
説明する。 Further, FIG. 4 is a timing chart showing the operation of the shift register circuit with a latch function shown in FIG. 3, and the operation of the shift register circuit with a latch function will be explained below based on this timing chart.

はじめに、クロツク信号処理回路４は、前述し
たクロツク信号CK（第４図ａ参照）と動作選択
制御信号GSR（第４図ｃ参照）とをアンド回路
AD４１及びナンド回路ND４２でそれぞれアンド
条件及びナンド条件をとつて新たな動作信号
CK′（第４図ｅ参照）及び′（第４図ｆ参照）
を出力し、同様に前述したクロツク信号SP（第
４図ｂ参照）と動作選択制御信号GLC（第４図
ｄ）参照）とをアンド回路AD４３及びナンド回
路ND４４でそれぞれアンド条件及びナンド条件
をとつて新たな動作信号SP′（第４図ｇ参照）及
び′（第４図ｈ参照）を出力する。 First, the clock signal processing circuit 4 connects the aforementioned clock signal CK (see Figure 4a) and operation selection control signal GSR (see Figure 4c) to an AND circuit.
AD41 and NAND circuit ND42 take AND condition and NAND condition respectively to generate a new operation signal.
CK' (see Figure 4 e) and ' (see Figure 4 f)
Similarly, the clock signal SP (see Fig. 4b) and the operation selection control signal GLC (see Fig. 4d)) are connected to the AND circuit AD43 and the NAND circuit ND44, respectively, under the AND condition and the NAND condition. Then, new operation signals SP' (see Fig. 4g) and '(see Fig. 4h) are output.

また、このラツチ機能付きシフトレジスタ回路
において、トランスフアゲートトランジスタＴ１
およびＴ６は上記信号CK′に基づいてオン−オフ
し、トランスフアゲートトランジスタＴ２は上記
信号′に基づいてオン−オフし、トランスフア
ゲートトランジスタＴ３は上記信号′に基づい
てオン−オフし、トランスフアゲートトランジス
タＴ４およびＴ５は上記信号′に基づいてオン
−オフする。 Furthermore, in this shift register circuit with a latch function, the transfer gate transistor T1
and T6 are turned on and off based on the signal CK', the transfer gate transistor T2 is turned on and off based on the signal ', the transfer gate transistor T3 is turned on and off based on the signal ', and the transfer gate transistor T4 and T5 are turned on and off based on the signal '.

いま、該ラツチ機能付きシフトレジスタ回路を
シフトレジスト動作させるべく、時間t₃の間前記
動作選択制御信号GSRが“１”になり、GLCが
“０”になつたとすると、この時間において信号
SP′は“０”、信号′は“１”であり、上記トラ
ンジスタＴ２がオフ状態、上記トランジスタＴ３
がオン状態となる。したがつて、該ラツチ機能付
きシフトレジスタ回路に入力されたデータＤ１
（第４図ｉ参照）およびＤ２（第４図ｊ参照）の
うちデータＤ１のみが有効データとなり、このデ
ータＤ１はトランスフアゲートトランジスタＴ
１、インバータIV１、トランスフアゲートトラ
ンジスタＴ５およびインバータIV３を介すこと
により、前記クロツク信号CKの１周期分だけシ
フトレジストされたデータＱ（第４図ｋ参照）と
して出力される。 Now, suppose that the operation selection control signal GSR becomes "1" and GLC becomes "0" for a time _t3 in order to cause the shift register circuit with a latch function to perform a shift register operation.
SP' is "0", signal' is "1", the transistor T2 is in the off state, and the transistor T3 is in the off state.
turns on. Therefore, the data D1 input to the shift register circuit with latch function
(see Figure 4 i) and D2 (see Figure 4 j), only data D1 is valid data, and this data D1 is transferred to the transfer gate transistor T.
1, inverter IV1, transfer gate transistor T5, and inverter IV3, the data is outputted as data Q (see FIG. 4k) shifted by one period of the clock signal CK.

なお、インバータIV１、トランスフアゲート
トランジスタＴ３、インバータIV２、トランス
フアゲートトランジスタＴ４で構成されるループ
およびインバータIV３、インバータIV６、トラ
ンスフアゲートトランジスタＴ６で構成されるル
ープは前述した安定回路である。 Note that the loop composed of inverter IV1, transfer gate transistor T3, inverter IV2, and transfer gate transistor T4 and the loop composed of inverter IV3, inverter IV6, and transfer gate transistor T6 are the above-mentioned stable circuits.

次に、該ラツチ機能付きシフトレジスタ回路を
ラツチ動作させるべく、時間t₄の間、前記動作選
択制御信号GLCが“１”になり、GSRが“０”
になつたとすると、この時間において信号CK′は
“０”、信号′は“１”であり、上記トランジス
タＴ１およびＴ６がオフ状態、上記トランジスタ
Ｔ４およびＴ５がオン状態となる。したがつて該
ラツチ機能付きシフトレジスタ回路に入力された
データＤ１およびＤ２のうちデータＤ２のみが有
効データとなり、このデータＤ２はトランスフア
ゲートトランジスタＴ２を介すことにより、前記
クロツク信号SPの立上り毎にラツチされたデー
タＱ（第４図ｋ参照）として出力される。また、
インバータIV２、トランスフアゲートトランジ
スタＴ４、インバータIV１、トランスフアゲー
トトランジスタＴ３で構成されるループも前述し
た安定回路となる。 Next, in order to latch the shift register circuit with a latch function, the operation selection control signal GLC becomes "1" and GSR becomes "0" during time _t4 .
At this time, the signal CK' is "0" and the signal ' is "1", and the transistors T1 and T6 are turned off and the transistors T4 and T5 are turned on. Therefore, of the data D1 and D2 input to the shift register circuit with latch function, only data D2 becomes valid data, and this data D2 is transmitted through the transfer gate transistor T2 at every rise of the clock signal SP. The latched data Q (see FIG. 4k) is output. Also,
The loop composed of inverter IV2, transfer gate transistor T4, inverter IV1, and transfer gate transistor T3 also serves as the above-mentioned stable circuit.

なお、従来回路の動作を示した第２図のタイミ
ングチヤートと、この本発明に係るラツチ機能付
きシフトレジスタ回路の動作を示す第４図のタイ
ミングチヤートとを比較して明らかなように、入
出力のデータの関係は全く同様なものである。 As is clear from a comparison of the timing chart in FIG. 2 showing the operation of the conventional circuit and the timing chart in FIG. 4 showing the operation of the shift register circuit with latch function according to the present invention, the input/output The relationships between the data are exactly the same.

以上説明したように、本発明に係るラツチ機能
付きシフトレジスタ回路によれば、非常に少ない
構成素子で従来のシフトレジスタ、ラツチおよび
切換回路に相当する動作を行なうことができる。
またこのラツチ機能付きシフトレジスタ回路は、
従来のチツプサイズにおける問題を解消し、しか
も消費電力が小さくて済むことからLSI化に適し
た回路であるといえる。 As described above, the shift register circuit with latch function according to the present invention can perform operations equivalent to conventional shift registers, latches, and switching circuits with a very small number of components.
In addition, this shift register circuit with latch function is
It can be said that it is a circuit suitable for LSI implementation as it solves the problems associated with conventional chip size and consumes less power.

[Brief explanation of the drawing]

第１図は、同一出力端子にラツチ出力またはシ
フトレジスト出力を得る場合に用いられた従来の
回路構成図、第２図は該従来の回路構成による諸
動作を示すタイミングチヤート、第３図は本発明
に係るラツチ機能付きシフトレジスタ回路の構成
図、第４図は該ラツチ機能付きシフトレジスタ回
路の動作を示すタイミングチヤートである。１……シフトレジスタ、２……ラツチ、３……
切換回路、４……クロツク信号処理回路、Ｔ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ１１，Ｔ１
２，Ｔ１３，Ｔ１４，Ｔ２１，Ｔ２２……トラン
スフアゲートトランジスタ、IV１，IV２，IV
３，IV６，IV１１，IV１２，IV１３，IV１４，
IV２１，IV２２，IV３１……インバータ、AD３
１，AD３２，AD４１，AD４３……アンド回
路、ND４２，ND４４……ナンド回路、NR３１
……ノア回路。 Fig. 1 is a conventional circuit configuration diagram used to obtain a latch output or shift register output from the same output terminal, Fig. 2 is a timing chart showing various operations of the conventional circuit configuration, and Fig. 3 is a diagram of the present invention. FIG. 4 is a block diagram of a shift register circuit with a latch function according to the invention, and a timing chart showing the operation of the shift register circuit with a latch function. 1...Shift register, 2...Latch, 3...
Switching circuit, 4... Clock signal processing circuit, T1,
T2, T3, T4, T5, T6, T11, T1
2, T13, T14, T21, T22...Transfer gate transistor, IV1, IV2, IV
3, IV6, IV11, IV12, IV13, IV14,
IV21, IV22, IV31...Inverter, AD3
1, AD32, AD41, AD43...AND circuit, ND42, ND44...NAND circuit, NR31
...Noah circuit.

Claims

[Claims]

1 A first transfer gate to which a first input signal is applied, a first inverter whose input is connected to this first transfer gate, a second transfer gate to which a second input signal is applied, and this second a second one whose input is connected to the transfer gate of
an inverter, and a third inverter connected between the output of the first inverter and the input of the second inverter.
a fourth transfer gate connected between the output of the second inverter and the input of the first inverter, and a fifth transfer gate connected to the output of the first inverter. , a third inverter whose input is connected to the fifth transfer gate, a fourth inverter whose input is connected to the output of the third inverter, and an output of the fourth inverter and the third inverter. a sixth transfer gate connected between the input of the clock and the input of the fourth and fifth transfer gates; A second clock signal complementary to the first clock signal is applied to the gate of the transfer gate of the second clock signal.
A signal is applied to the gates of the third transfer gates to make them non-conductive and conductive, respectively, to perform a shift register operation, and the first, fourth, fifth, and sixth transfer gates are activated in the second time period. A signal that is non-conductive, conductive, conductive, and non-conductive is applied to the gates of the second and third transfer gates, respectively, and a third complementary signal is applied to the gates of the second and third transfer gates.
A shift register circuit with a latch function is characterized in that a latch operation is performed by applying a clock signal and a fourth clock signal respectively.