JPS62130368A - バツフア・プロ−ブ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はロジック・アナライザのプローブ、特に異なっ
たマイクロプロセッサの多様なピンに対してアクセス可
能なバッファ・プローブに関する。

〔従来の技術〕

ロジック・アナライザの典型的な機能は、マイクロプロ
セッサ・チップのピンからのアドレス・バス、データ・
バス及び制御ラインを監視し、このプロセッサの制御ラ
イン、アドレス・バス及びデータ・バスのラインの状態
を含むマイクロプロセッサ動作の一連の経歴をスクリー
ンに表示することである。しばしばロジック・アナライ
ザは、被試験システムのマイクロプロセッサ及びそのソ
ケット間に挿入されたプローブにより、このマイクロプ
ロセッサのアドレス、データ及び制御ラインをアクセス
している。このプローブは典型的には、マイクロプロセ
ッサのピン配列に一致する１組のピンを有し、マイクロ
プロセッサが設置されているマザーボード上の位置に挿
入するための交換プラグと、このマイクロプロセッサを
挿入できるプローブ・ソケットとから構成されている。

プローブの内部配線により、マイクロプロセッサのピン
を、適当な交換プラグのピン及びプローブ内のバッファ
に接続する。これらバッファはマイクロプロセッサのピ
ンに現われたデータをロジック・アナライザのデータ取
り込み回路に転送する。

典型的には、ロジック・アナライザのデータ取り込み回
路は、各マイクロプロセッサのトランザクションによっ
て特徴づけられる取り込みデータをランダム取り込みメ
モリに蓄積するが、データは、一連のアドレスに順次蓄
積される一連のトランザクシコンを表わす。マイクロプ
ロセッサのデータ及びアドレス・バスの状態はトランザ
クション・サイクルの部分のみ有効なので、トランザク
ション・アナライザを設けて、マイクロプロセッサの選
択した制御ラインを監視し、有効トランザクションが生
じたときを判断し、書込みストローブ信号を取り込みメ
モリに供給する。取り込みメモリはここで取り込みデー
タを蓄積する。

〔発明が解決しようとする問題点〕

従来技術において、プローブを含むロジック・アナライ
ザのほとんどのデータ取り込み部分は、１つの形式のマ
イクロプロセッサのみと共用するように設計されていた
。なぜなら異なるマイクロプロセッサには、異なるピン
配列、異なる形式の制御ライン、異なる形式のトランザ
クション、異なるタイミングが要求されるからである。

それゆえ個別のプローブ、トランザクション・アナライ
ザ、及び関連のデータ取り込み回路装置は、被試験マイ
クロプロセッサの各々の型に特に合わせて設計され、組
立てられねばならない。このことは多様な異なったマイ
クロプロセッサの分析をユーザがロジックアナライザを
用いて行なう場合に多大の費用がかさむ結果となる。必
要かつ有用なプローブとは、プログラムの可能なトラン
ザクションアナライザを有するロジックアナライザと接
続して用いるプローブであり、かつプローブのハードウ
ェアの変更は最小限にとどめ、ロジックアナライザのデ
ータ取り込み部分は変更することな（、さまざまに異な
った型のマイクロプロセッサからデータを取り込めるリ
ターゲタプル（ｒｅｔａｒｇｅｔａｂｌｅ）なプローブ
である。

そこで本発明の目的は、プローブのハードウェアを完全
には変更することなく幅広く多様な異なったマイクロプ
ロセッサのピンにアクセスすべくリターゲットできる、
交換容易で比較的安価な装置を有する新規で改善された
ロジックアナライザ用プローブを提供することにある。

本発明の他の目的は、異なるマイクロプロセッサのピン
にアクセスするのに適合し、被試験マイクロプロセッサ
の型によらず並列相互接続ケーブルにより一定の順序に
従って各々のマイクロプロセッサからロジックアナライ
ザに制御信号、データ信号、及びアドレス信号を伝達す
るのに適会し、異なったマイクロプロセッサをアクセス
するためロジックアナライザのハードウェアを変更する
必要のない新規で改善されたロジックアナライザ用プロ
ーブを提供することにある。

〔問題点を解決するための手段及び作用〕本発明の１つ
の視点によれば、ロジック・アナライザのプローブは、
交換プラグ・アセンブリとバッファ・プローブ・アセン
ブリとを具えている。

交換プラグ・アセンブリは、選択されたマイクロプロセ
ッサのピンにアクセスすべく特に構成されているプロー
ブの装置部分と協調する。バッファ・プローブ・アセン
ブリは、広範囲にわたるマイクロプロセッサの利用に適
合したプローブの装置部分を具えている。交換プラグの
プローブからの取り外しを可能にしかつ異なったマイク
ロプロセッサのピンにアクセスすべ（構成された異なっ
た交換プラグ・アセンブリとの交換を可能にするコネク
タによって、交換プラグ・アセンブリとプローブ・アセ
ンブリは機械的にも電気的にも結合している。このよう
に交換プラグ・アセンブリを交換するだけでプローブは
多様な異なったマイクロプロセッサに適応することがで
き、これによってユーザは各々の型のマイクロプロセッ
サを解析するにあたって、それぞれ専用のプローブ全体
を購入する必要はなく、単に交換プラグ・アセンブリを
購入すれば良い。本発明の交換プラグ・アセンブリは、
従来のプローブ全体よりもはるかに安価であるため、製
造工程を変更しな（でも済む点と、ユーザが入手可能に
なりつつある新しい各マイクロプロセッサのための新し
いプローブを購入しなくても済む点とにも節約がおよぶ
。

バッファ・プローブ・アセンブリは、ロジック・アナラ
イザに情報を伝達するバッファ、ケーブル及びコネクタ
に加えて静電気放電保護回路を具えている。交換プラグ
・アセンブリは、選択されたマイクロプロセッサのピン
配置と合致したピン配置を有する交換プラグを具えてお
り、このため交換プラグは、マイクロプロセッサの代り
にマザーボードのソケットへ挿入できる。交換プラグ・
アセンブリは、マイクロプロセッサをマウントするのに
適合したソケットと、このソケット及び交換プラグを相
互接続するためのケーブルをも具えている。プラグ・ア
センブリ・ソケットにマウントされているマイクロプロ
セッサのピンにおけるデータ・ライン、アドレス・ライ
ン、制御ライン。

及びその他のラインは、交換プラグのピンを介して被試
験システムのマザーボード上の適当なピンへと接続して
いる。交換プラグ・アセンブリはさらに交差接続回路と
、マイクロプロセッサのラインをバッファ・プローブ・
アセンブリに接続するためのコネクタ部分を有している
。

本発明のもうひとつの視点によれば、各交換プラグ・ア
センブリと関連している交差接続回路は、関連するマイ
クロプロセッサのデータ・ライン。

アドレス・ライン、制御ラインを、その他すべての交換
プラグ・アセンブリの場合と同様に、バッファ・プロー
ブ・コネクタ・ピンの同じ対応するグループに接続して
いる。このようにバッファ・プローブ・アセンブリを介
してロジック・アナライザへ伝達されたデータ、アドレ
ス、制御情報は、被試験マイクロプロセッサにかかわり
なく入力ラインの同じグループ上のロジック・アナライ
ザに到達する。もしロジック・アナライザが、異なった
マイクロプロセッサに適合すべ（プログラム可能なトラ
ンザクション・アナライザのようなデータ取り込み装置
を含んでいれば、プローブが接続されているマイクロプ
ロセッサからの適当な制御信号がトランザクション・ア
ナライザに入力されることを確実にするために、ロジッ
ク・アナライザの配線を変更する必要がなくなる。市場
にある新しい各マイクロプロセッサのためにロジック・
アナライザのハードウェアを変更しなくてもすむことは
、ユーザにとってこれに伴なう大きな節約であり便利さ
たりうる。

〔実施例〕

以下、添付図を参照して本発明の好適な実施例を説明す
る。第４図は、本発明に基づくりターゲタプル・プロー
ブを含むデータ取り込み装置（ロジック・アナライザ）
のブロック図である。データ取り込み装置（１０）は、
被試験システム（１４）内で動作するマイクロプロセッ
サのデータ、アドレス及び選択した制御ラインの一連の
状態を取り込み、ランダム・アクセス取り込みメモリ　
（１２）に蓄積する。装置（１０）は本発明によるプロ
ーブ（１６）を具えており、このプローブ（１６）は、
内部バッファ及び相互接続配線（１９）　、　（２１）
及び（２３）を介して、被試験マイクロプロセッサのピ
ンからのデータ・ライン、アドレス・ライン及び選択し
た制御ライン部分を夫々データ・ラッチ（１８）、アド
レス・ラッチ（２０）及び制御ランチ（２２）に接続す
る。このプローブ（１６）は更に、このマイクロプロセ
ッサのピンからの他の選択した制御ラインを、ライン（
３４）を介してトランザクション・アナライザ（２６）
の入力端に接続する。

トランザクション・アナライザ（２６）は、ライン（３
４）の選択した制御ライン・データの状態に応じて、適
当なタイミングで制御出力ライン（２８）、（３０）及
び（３２）を介して適当なラッチ制御信号をラッチ（１
８）、（２０）及び（２２）に供給することにより、プ
ローブ（１６）からのデータ、アドレス及び制御情報を
ラッチ（１８）、（２０）及び（２２）に蓄積するのを
制御する。ラッチ（１８）、（２０）及び（２２）に蓄
積されたデータを、これらランチからデータ・バス（３
６）　、アドレス・バス（３８）及び制御バス（４０）
を夫々介して取り込みメモリ（１２）のデータ入力端子
に転送する。トランザクション・アナライザ（２６）が
、ライン（３４）の選択した制御ライン・データの状態
から、システム（１４）のマイクロプロセッサが実行し
ている読出し、又は書込み動作の如きトランザクション
の形式を判断すると、このトランザクション・アナライ
ザ（２６）は、トランザクションの形式を表わす２進コ
ード化されたタグ信号をバス（４２）に発生する。

このバス（４２）は、取り込みメモリ　（１２）の他の
データ入力端子及び取り込みステート・マシーン（４６
）の入力端に接続する。トランザクション・アナライザ
（２６）はクロック信号も発生し、このクロック信号に
より、ランチ（１８）、（２０）及び（２２）がプロー
ブ（１６）からの新たなデータを蓄積する。このクロッ
ク信号は、ライン（４８）を介して更に取り込みステー
ト・マシーン（４６）の入力端に転送する。

取り込みステート・マシーン（４６）は、ライン（５０
）を介して取り込みメモリ　（１２）の書込み制御入力
端に書込み信号を転送し、メモリ　（１２）の現在のア
ドレスを１だけインクリメントし、現在のアドレスにラ
イン（３６）、（３８）及び（４０）のデータを蓄積す
るように、取り込みメモリ　（１２）のデータ蓄積動作
を制御する。現在のメモリ・アドレスが最大数を過ぎて
、更にインクリメントされると、このアドレスを最小数
にリセットし、メモリのこのアドレスに以前蓄積された
データの上に現在のデータを書込む。

また、取り込みステート・マシーン（４６）は、クオリ
フ１イ・ビットを発生し、ライン（５２）を介してメモ
リ　（１２）に転送する。メモリ　（１２）に蓄積され
た一連のデータがギャブを含むようにするため、トラン
ザクション・アナライザ（２６）からのクロック信号を
受ける度毎に、ステート・マシーン（４６）が書込み信
号を発生しないように、取り込みステート・マシーン（
４６）を、プログラムしてもよい。ここで、１つ以上の
連続したマイクロプロセッサ・トランザクションを表わ
すデータは、メモリ　（１２）に蓄積されなかった。現
在のデータを蓄積する直前に、データ蓄積にギャップが
生じたとき、ライン（３６）、（３８）、（４０）及び
（４２）の現在のデータと共にクオリファイア・ビット
をセットし、蓄積する。

ステート・マシーン（４６）とトランザクション・アナ
ライザ（２６）は、データ取り込み開始に先立ってプロ
グラム制御装置（６４）によりプログラムできる。プロ
グラム制御装置（６４）は、各々の被制御装置と接続し
た制御ライン、アドレスライン、データラインを有する
マイクロプロセッサ・システムを具えている。さらに、
プログラム制御装置（６４）は、プローブ（１６）のト
ライステート・シグナル・バッファをディスイネーブル
にするフロート・ラインを出力することにより、このバ
ッファのイネーブルを制御している。

トランザクション・アナライザ（２６）は、上述の機能
を満たしたプログラム可能なロジック装置を具えている
。このようなトランザクション・アナライザは「トラン
ザクション・アナライザ」という名称の米国特許第７３
０４１８号（日本での特願昭６１−９９２５９号に相当
）に開示されている。

データ取り込み装置（１０）が適切に機能するためには
、被試験システムのマイクロプロセッサからのデータ信
号は、被試験マイクロプロセッサの型にかかわりなくプ
ローブ（１６）から信号線（１９）へ現われなければな
らない。同様にアドレス信号は信号線（２１）に現れな
ければならず、制御信号は信号線（２３）と（３４）の
間にて適当に分割されなければならない。第２及び第３
図に平面図及び側面図を示す本発明のプローブは異なっ
た型のマイクロプロセッサに対して、リターゲタプル（
ｒｅ−ｔａｒｇｅｔａｂｌｅ）であり、そのために多様
に異なった型のマイクロプロセッサのピンに対しアクセ
ス可能であり、また適当な信号線グループを介してデー
タ取り込み装置（１０）のラッチ及びトランザクション
アナライザとにデータを伝達することが可能である。

プローブ（１６）は、交換プラグ・アセンブリ（７０）
とバッファ・プローブ・アセンブリ（７２）を具えてい
る。交換プラグ・アセンブリ　（７０）は、選択された
マイクロプロセッサに特に適合しているプローブ（１６
）の装置部分を具えており、一方バッファ・プローブ・
アセンブリ　（７２）は、広範囲にわたるマイクロプロ
セッサの使用に適合したプローブ（１６）の部分を具え
ている。交換プラグ・アセンブリとバッファ・プローブ
・アセンブリとは、ジヨイント（９１）にてコネクタに
よって結合し電気的に接続している。異なったマイクロ
プロセッサを有するシステムを試験するときこのジヨイ
ント（９１）のコネクタは、交換プラグ・アセンブリ（
７０）をバッファ・プローブ・アセンブリ（７２）から
取り外し、適切に構成された他の交換プラグ・アセンブ
リに変換することができる。このようにプローブ（１６
）の一部を変更するだけで異なったマイクロプロセッサ
に適用することが出来る。

プローブの要素の中で、複雑、高価でしかも異なったマ
イクロプロセッサに合わせて個別に構成する必要のない
ものは、バッファ・プローブ・アセンブリ（７２）内に
配置し、一方個々の型のマイクロプロセッサに応じて個
別に構成しなければならぬ比較的安価なプローブ要素は
、付け替えプラグ・アセンブリに配置するように、プロ
ーブを分割している。プローブは、それゆえ比較的安価
な交換プラグ・アセンブリを交換するだけであらゆるマ
イクロプロセッサに対し容易にリターゲソトできる。

交換プラグ・アセンブリ　（７０）は、特定の被試験マ
イクロプロセッサのピン配置に合致した配置と大きさの
ピン（７５）を有する交換プラグ（７４）、ハウジング
（７６）及び被試験システムからのマイクロプロセッサ
をマウントするのに適合したゼロ・インサージョン・フ
ォース（ＺＩＦ）ソケット（７８）とを具えている。マ
イクロプロセッサのピンにアクセスするために、マイク
ロプロセッサ（９０）は、被試験システム上のソケット
から外し、プローブ（１６）のＺＩＦソケット（７８）
に挿入する。交換プラグ（７４）は被試験システム上の
マイクロプロセッサ・ソケットに挿入する。第３図にお
いてマイクロプロセッサ（９０）がＺＩＦソケット（７
８）に挿入されているが、第２図ではＺＩＦソケットに
マイクロプロセッサは挿入されていない。２つのリボン
ケーブル（８０）は、マイクロプロセッサが通常の状態
で被試験システムと相互作用できるように、マイクロプ
ロセフす（９０）のピンと、対応する交換プラグ（７４
）のピン（７５）とを相互接続している。

プローブ（１６）のバッファ・プローブ・アセンブリ　
（７２）はプローブ・アセンブリ・ハウジング（８２）
と、データ取り込みシステムの入力端子と合致すべく適
合した２組以上のプラグ（８４）と、バッファ・プロー
ブ・アセンブリ・ハウジング（８２）の内部の回路及び
プラグ（８４）を接続する２つ以上のリボン・ケーブル
（８６）とを含んでいる。交換プラグ・アセンブリ　（
７０）は、第２及び第３図には描かれていない内部矩形
ピン・コネクタを介してジヨイント（９１）にてバッフ
ァ・プローブ・アセンブリ（７２）に接続している。交
換プラグ・アセンブリ　（７０）は、矩形ピン・コネク
タのうちの選択されたピンにマイクロプロセッサのデー
タ・ライン、アドレス・ライン及び制御ラインを接続す
るために、ハウジング（７６）内に交差接続回路を含ん
でいる。矩形ピン・コネクタは、これらのライン上のデ
ータを、バッファ・プローブ・アセンブリ（７２）のハ
ウジング（８２）内の保護及びバッファ回路へ送る。保
護及びバッファ回路はさらにこれらのデータを伝送線ケ
ーブル（８６）とプラグ（８４）を介してロジック・ア
ナライザのデータ取り込み装置へと送る。ケーブル（８
６）は第４図におけるライン（１９）　、　（２１）　
、　（２３）　、　（３４）を含む。

個別に構成された交換プラグ・アセンブリ　（７０）の
各々の内部の交差接続配線は、関連したマイクロプロセ
ッサ（９０）のデータ・ライン、アドレス・ライン、制
御ラインを他の総ての交換プラグ・アセンブリと同様の
順序で矩形ピン・コネクタのピンへと接続する。これに
よって被試験マイクロプロセッサいかんにかかわりなく
、ケーブル（８６）の信号線（１９）　、　（２１）　
、　（２３）及び（３４）に適当に分割されたバッファ
・プローブ・アセンブリ　（７２）を介して、データ、
アドレス、制御の各情報がデータ取り込み回路へ伝達さ
れる。よって、もしデータ取り込み装置（１０）のトラ
ンザクション・アナライザ（２６）とワード・レコグナ
イザ（５４）が異なったマイクロプロセッサに適合すべ
くプログラム可能であれば、プローブ（１６）の交換プ
ラグ・アセンブリ　（７０）を被試験マイクロプロセッ
サの変更に伴なって変更するだけで良い。

第１図は、第２図、第３図におけるプローブ（１６）の
交換プラグ・アセンブリ　（７０）及びバッファ・プロ
ーブ・アセンブリ（７２）の分解斜視図である。交換プ
ラグ・アセンブリ　（７０）は、上部ハウジング（９２
）　、下部ハウジング（９４）　、及び回路基ｌｉ　（
９６）を含んでいる。矩形ピン・コネクタ（１００）ノ
メス部分（９８）とＺＩＦ：ｌネクタ（７８）は、交換
プラグ（７４）からのリボン・ケーブル（８０）を取り
付けるための１対のコネクタ（１０２）と共に、回路基
板（９６）上にマウントされる。プローブ（１６）のバ
ッファ・プローブ・アセンブリ　（７２）は、上部ハウ
ジング（１０４）、下部ハウジング（１０６）及び回路
基板（１０Ｂ）を含んでいる。伝送線ケーブル（８６）
を取り付けるためのコネクタ（１１２）と種々の保護及
びバッファ回路の他に、矩形ピン・コネクタ（１００）
のオス部分（１１０）の総てが、バッファ・プローブ・
アセンブリ　（７２）内の回路基板（１０８）上にマウ
ントされる。

第５図は、８本のデータ・チャンネルに対しバッファリ
ングと保護を与えるためのバッファ・プローブ・アセン
ブリ（７２）の典型的な保護及びバッファ回路の回路図
である。矩形ピン・コネクタ（１１０）からの各々の信
号は、静的保護回路（１１６）に入力される。この静的
保護回路（１１６）は、高電圧による火花をグランドへ
逃がすためのレーザートリミングされた火花ギャップ（
１１８）と電流制限用直列抵抗器（１２０）とを具えて
いる。ダイオード（１２２）は、陽極側に信号線が、陰
極側にデータ取り込み装置（１０）からの＋５ｖ電源が
、夫々接続されており、最大信号線電圧を約５．５ボル
トに制限する。保護回路（１１６）を通過したあとは、
信号はトライステート・バッファ（１２４）に入力され
る。

トライステート・バッファ（１２４）は、そのイネーブ
ル端子に供給されるデータ取り込み装置（１０）からの
フロー）　（ＦＬＯＡＴ）信号によってディスエイプル
できる。バッファ　（１２４）の出力は、抵抗器（１２
８）を介してコネクタ（１１２）の端子へ供給する。

抵抗器（１２８）は伝送線ケーブル（８６）をバンク・
ターミネイトする働きがある。

第６図は、１つの高速チャンネルをバッファリングし保
護するためのバッファ・プローブ・アセンブリ　（７２
）の保護バッファ回路（１１４）の好適な実施例の回路
図である。例えば典型的にクロック（ＣＬに）信号がア
クセスされた時のように、データ取り込み装置（１０）
への反転及び非反転入力が必要とされる場合、第６図の
実施例は好適である。

さらに、差動出力はノイズに対するすぐれた強さをもた
らし、これがクロストークと信号のスキューを減少させ
、特にこれがバッファリング・クロック信号において重
要である。

コネクタ（１１０）のピンにて受信したマイクロプロセ
ッサからの信号は、シャントしている火花ギャップ（１
３２）及び直列抵抗器（１３４）を含む静的保護回路（
１３０）を介して差動比較器（１４０）へ入力する。信
号入力が被試験システムの信号源にてプル・ダウンされ
ていないときに、この信号入力をプル・アップするため
に、データ取り込み装置からの＋５ｖ電源及び信号入力
端との間に、抵抗器（１４２）を接続する。陽極が差動
比較器（１４０）の入力端に接続され、陰極が＋５ｖ電
源に接続しているダイオード（１３６）、及び陽極が差
動比較器（１４０）の入力端に接続され、陰極が接地さ
れたダイオード（１３８）によって入力電圧の揺れを制
限する。差動比較器（１４０）は、エミッタ結合バイポ
ーラ・トランジスタ対（１４４）、及びバイポーラ・ト
ランジスタ（１４６）を含んでいる。このトランジスタ
（１４６）は、トランジスタ対（１４４）のエミッタに
コレクタが接続され、ベースが接地され、エミッタが抵
抗器（１４８）を介してデータ取り込み装置からの一１
０Ｖ電源と接続している。トランジスタ（１４６）と抵
抗器（１４８）は差動比較器（１４０）用の定電流源を
構成する。コンデンサ（１５０）は、−１０ｖ電源上の
ＡＣノイズをグランドへ逃がす。

■、５ｖ基準電圧は、＋５Ｖ電源とグランドとの間で直
列接続された１４３オームの抵抗器（１５４）と３３２
オームの抵抗器（１５２）による分圧器で発生する。

この１．５ｖ基準電圧は、エミッタ結合トランジスタ対
（１４４）のひとつのベースである比較器（１４０）の
反転入力端に供給している。コンデンサ（１５６）は、
１．５ｖ電源上のＡＣノイズをグランドへと逃がす。エ
ミッタ結合対（１４４）のコレクタ（１５８）と（１６
０）は、コネクタ（１１２）の個別のピンへ接続する。

マイクロプロセッサからの入力信号は、静的保護回路（
１３０）を介して、エミッタ結合対（１４４）の他のト
ランジスタのベースにて比較器（１４０）の非反転入力
端へと供給する。非反転入力端における信号が１．５ｖ
の基準電圧を越えると、コレクタ（１６０）は高レベル
になリコレクタ（１５Ｂ）は低レベルになる。

マイクロプロセッサからの信号が１．５ｖを下まわると
、コレクタ（１５８）は高レベルになりコレクタ（１６
０）は低レベルになる。このように保護バッファ回路（
１１４）は、反転及び非反転信号を単一人力信号に応じ
てデータ取り込みシステムへ送る。

上述は本発明の好適な実施例について説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、本発明のプローブは、マイクロプロセ
ッサ以外の集積回路のピンをアクセスするのにも適用で
きるし、ロジック・アナライザ以外の試験装置と結合さ
せても利用できる。

〔発明の効果〕

上述の如く本発明によれば、交換プラグ・アセンブリ　
（７０）は、特定のマイクロプロセッサに特に適合した
プローブ（１６）の一部分を具えており、一方、バッフ
ァ・プローブ・アセンブリ　（７２）は、広範囲なマイ
クロプロセッサの使用に適合したプローブ装置（１６）
の一部分を具えている。交換プラグ・アセンブリ　（７
０）とプローブ・アセンブリ（７２）は、矩形ビン・コ
ネクタ（１００）によって結合され電気的に接続してい
るため、異なったマイクロプロセッサにプローブを接続
したい場合、交換プラグ・アセンブリ　（７０）をプロ
ーブ（１６）から取り外し、異なったＺＴＦソケット（
７８）と、異なった交換プラグ（７４）と、異なった交
差接続配線とを有する異なった交換プラグ・アセンブリ
（７０）に交換することが出来る。すなわちプローブ（
１６）の一部を交換するだけで異なったマイクロプロセ
ッサに適合することが出来る。さらに各交換プラグ・ア
センブリ　（７０）は、関連するマイクロプロセッサの
データ・ライン、アドレス・ライン、及び制御ラインを
、その他の総ての交換プラグ・アセンブリと同様な順序
でバッファプローブ・コネクタ（８４）のピンへ交差接
続する。これゆえ、データ、アドレス、制御の各々の情
報が、被試験マイクロプロセッサの如何にかかわらずバ
ッファ・プローブ・アセンブリを介して一言した方法で
データ取り込み装置へ送られる。このことゆえ、プログ
ラム可能なデータ取り込み回路は、データ取り込み装置
（１０）のハードウェアを変更することなく異なったピ
ン配置を有するマイクロプロセッサに適合することが出
来る。

【図面の簡単な説明】

第１図は本発明に基づくプローブの分解斜視図、第２図
は本発明に基づくプローブの平面図、第３図は第２図と
同じプローブの側面図、第４図は本発明に基づくプロー
ブを含むロジック・アナライザ・システムのためのデー
タ取り込み装置のブロック図、第５図は本発明に基づく
プローブのバッファ・プローブ・アセンブリの８チヤン
ネルの好適な実施例の回路図、第６図は本発明に基づく
プローブの高速チャンネル・バッファ・プローブ・アセ
ンブリの好適な実施例の回路図である。 図において、（７４）はプラグ、（７日）は試験ソケッ
トであるＺＩＦコネクタ、（７０）は交換プラグ・アセ
ンブリ、（１１４）はバッファ手段を含む保護バッファ
回路、（７２）はバッファ・プローブ・アセンブリ、（
９８）　、　（１００）　、　（１１０）は接続手段と
しての矩形ピン・コネクタである。

Claims (1)

1. 【特許請求の範囲】 被試験システムの集積回路用取り付けソケットに適合し
   たプラグ、及び該プラグと相互接続され上記集積回路に
   適合した試験ソケットを有する交換プラグ・アセンブリ
   と、 上記試験ソケットの信号をバッファする信号バッファ手
   段を有するバッファ・プローブ・アセンブリと、 上記交換プラグ・アセンブリを上記バッファ・プローブ
   ・アセンブリに選択的に接続する接続手段と を具えたバッファ・プローブ。