JPS62128342A - Memory access control system - Google Patents

Memory access control system

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JPS62128342A
JPS62128342A JP26886885A JP26886885A JPS62128342A JP S62128342 A JPS62128342 A JP S62128342A JP 26886885 A JP26886885 A JP 26886885A JP 26886885 A JP26886885 A JP 26886885A JP S62128342 A JPS62128342 A JP S62128342A
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JP
Japan
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memory
bank
address
block
msu
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Mikio Ito
幹雄 伊藤
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

PURPOSE:To prevent the occurrence of a bus contention by making a multiplexer perform an address supplying, and the output of the valid signals of a bank and a block to each bank according to an input address. CONSTITUTION:The number of buses between a memory MSU and a memory controller MCU is the same as that of ports, and a multiplexer MPX is placed at each block in the MSU. A priority control circuit 205 checks only whether a memory access request at each port can be started up or not, and when it can be started up, it sets a request at a register MSAR, and transmits the memory access request to the MSU. The memory address registers MSAR 206-MSAR209 are used by all of the MSU blocks commonly, and are responded to each of the ports. The memory access request and the address set at the memory address register MSAR are sent to the MSU, and are branched with power gates 210-213, and are sent to memory blocks 218-221. Thereby, the memory access request from each port cannot compete with each other unless it is the access to the same bank.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトルプロセッサのメモリアクセス制御方式
に関し、バス競合のないメモリアクセスを達成しようと
するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory access control method for a vector processor, and is intended to achieve memory access without bus contention.

〔従来の技術〕[Conventional technology]

近年になってベクトルプロセッサに対する要求が高まっ
てきている。これは科学技術分野等において、汎用超大
型コンピュータでは処理できない程の大規模計算の必要
が生じている事に由来する。
In recent years, demand for vector processors has increased. This stems from the fact that in the fields of science and technology, there is a need for large-scale calculations that cannot be processed by general-purpose super-large computers.

ベクトルプロセッサは大量のベクトルデータを高速に処
理するものであり、そのメモリアクセス機能は高速演算
器とその演算器に大量のデータを供給するための高いス
ループットを持つことが要求される。
A vector processor processes a large amount of vector data at high speed, and its memory access function is required to have a high-speed arithmetic unit and a high throughput to supply a large amount of data to the arithmetic unit.

ベクトルデータはデータの集まりであり、各ベクトルデ
ータは複数のエレメントと呼ばれるデータよりなる。通
宝のベクトルプロセッサにおいては、1つのベクトルデ
ータはエレメント番号θ〜N−1のN個のエレメントよ
り成り、1つのベクトル命令によってこれらN11lの
エレメントが全て同−処理を受けるようにされ、これに
より処理の高速化が図られる。各エレメントは1つの浮
動小数点データ、固定小数点データ、又は論理データで
あることが普通である。
Vector data is a collection of data, and each vector data consists of data called multiple elements. In Tsuho's vector processor, one vector data consists of N elements with element numbers θ to N-1, and one vector instruction causes all of these N11l elements to undergo the same processing. This will speed up the process. Each element is typically a piece of floating point, fixed point, or logical data.

ベクトルプロセッサのメモリアクセスは通常の汎用計算
機とは比較できない程のスループットを要求されるが、
そのためにベクトルプロセッサのメモリ制御装置(MC
U、メモリアクセスの優先制御をする)には特別の制御
が行なわれているのが普通である。例えば通常の汎用計
算機ではたとえ超大型計算機と顕もMCUでアクセスで
きるリクエスト(要求、REQ)は1サイクルにIRE
Qであるが、ベクトルプロセッサにおいてはlサイクル
に複数のリクエストのアクセスを許しているのが普通で
ある。
Vector processor memory access requires a throughput that cannot be compared to that of ordinary general-purpose computers.
For this purpose, the memory control unit (MC) of the vector processor
(U, which controls memory access priority) is usually subject to special control. For example, in a normal general-purpose computer, even if it is a very large computer, the requests (requests, REQ) that can be accessed by the MCU are IRE in one cycle.
However, in vector processors, it is normal to allow access by multiple requests in l cycle.

lサイクルに複数のリクエストのアクセスを許すために
は、複数のポートをMCU内に持つことと、MCUから
メモリ (MSU、メインストレージユニット)に対し
複数のアドレスバス及びデータバスを張る必要がある。
In order to allow access by multiple requests in one cycle, it is necessary to have multiple ports in the MCU and to connect multiple address buses and data buses from the MCU to the memory (MSU, main storage unit).

第2図にその例を示す。An example is shown in FIG.

第2図ではMCU、MSU間に8本のパスが張られてい
る。これらはアドレスバスであるが、データバスも図示
しないが同様に各MSUブロックMS U o ” M
 S U 7に張られる。このメモリMSUはバンク(
Bank)に分れ、そのm1固が1フ゛ロツクとなり、
それが8ブロツクある。各バンクはインタリーブされて
いて、バンク0,1,2.・・・・・・7がブロック0
.1,2.−・・7  (MSUo、MSUl、MSU
2.・・・・・・M S U t )に、バンク8゜9
.10.・・・・・・15がブロック0,1,2.・・
・・・・7に、以下同様に置かれる。
In FIG. 2, eight paths are stretched between the MCU and the MSU. These are address buses, but data buses are also not shown in the figure, but each MSU block MSU o ” M
It is attached to S U 7. This memory MSU is a bank (
Bank), the m1 solid becomes 1 block,
There are 8 blocks. Each bank is interleaved, banks 0, 1, 2... ...7 is block 0
.. 1, 2. −・・7 (MSUo, MSUl, MSU
2.・・・・・・M S U t ), bank 8゜9
.. 10. ...15 are blocks 0, 1, 2.・・・
...7, and so on.

ベタ1−ルプロセツサのメモリアクセス要求は、ポート
と呼ばれるメモリアクセス要求レジスタにセットされ、
メモリアクセスが出来るかどうかの優先制御が行なわれ
る。ポートは101−104の4つあり(これらをA−
D系とする)、各々にメモリアクセス要求(REQA−
D、 これはアドレスを含む)がキュー(REQキ二−
A−D)を作って順次取込まれる。優先制御の結果採用
が決ったアクセス要求REQはそのアクセスするアドレ
スによって該当するMSUブロックに接続されているレ
ジスタMSAR(メインストレージアドレスレジスタ)
にセットされ、メモリアクセス要求が発信される。例え
ばボー1− Aの101にあるアドレスがM S U 
oのバンク0をアクセスするものであると、該ポートの
アドレスはマルチプレクサ105によってMSAHの1
06にセットされ、M S U aへ送られる。メモリ
ブロックM S U oに送られたアドレスの一部はパ
ワーゲート116により分岐され、各バンクに対してア
クセスするアドレスとなる。該アドレスの残部は該ブロ
ックの各バンク0〜8mのいずれかを選択する信号(バ
リッド信号)になる。図示しないがストアデータもアド
レスと同様に各MSUブロック対応に選択され、当該M
SUブロックへ送られる。MSUアクセスにより読み出
されたデータは、選択されたMSU内バ内タンクMSU
へ送られる。
A memory access request from a full processor is set in a memory access request register called a port.
Priority control is performed to determine whether memory access is possible. There are four ports 101-104 (these are A-
D system), memory access request (REQA-
D, which contains the address) is queued (REQ key
A-D) are created and taken in sequentially. The access request REQ that is decided to be adopted as a result of priority control is assigned to the register MSAR (main storage address register) connected to the corresponding MSU block according to the address to be accessed.
is set, and a memory access request is sent. For example, the address at 101 of board 1-A is MSU
If bank 0 of MSAH is to be accessed, the address of the port is assigned to bank 0 of MSAH by multiplexer 105.
06 and sent to MSU a. A part of the address sent to the memory block M S U o is branched by the power gate 116 and becomes an address for accessing each bank. The remainder of the address becomes a signal (valid signal) for selecting one of the banks 0 to 8m of the block. Although not shown, store data is also selected corresponding to each MSU block in the same way as addresses, and
Sent to SU block. Data read by MSU access is stored in the selected MSU internal tank MSU.
sent to.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このメモリアクセス方式ではアドレスレジスタMSAR
(又はバス)で競合が発生し易く、アクセスが遅れる、
アクセス処理量を余り増大できない、という問題がある
。例えばポートへのメモリアクセス要求のアドレスがM
 S U aのバンク0をアクセスするものであり、ま
たポートBのメモリアクセス要求のアドレスがM S 
U oのバンク8をアクセスするものであると、旧^R
106でポートAとポートBの競合が発生する。このた
めポートAまたはポートBのいずれか一方のメモリアク
セス要求はマルチプレクサ105での優先処理により1
サイクル遅らされる。こうして、同時に複数のメモリア
クセスを実行できるように構成されていながら、そして
アクセス対象(バンク)はビジーで無いにもかかわらず
、ニジ・イクル遅らされることになり、システムとして
は性能低下をもたらす。
In this memory access method, the address register MSAR
(or bus), contention is likely to occur and access is delayed;
There is a problem in that the amount of access processing cannot be increased much. For example, the address of a memory access request to a port is M
Bank 0 of S U a is accessed, and the address of the memory access request of port B is M S
If you want to access bank 8 of Uo, the old ^R
At 106, a conflict between ports A and B occurs. Therefore, a memory access request for either port A or port B is given priority processing by the multiplexer 105.
cycle is delayed. In this way, even though the configuration is such that multiple memory accesses can be executed at the same time, and even though the access target (bank) is not busy, the system is delayed for several cycles, resulting in a decrease in system performance. .

ベクトルプロセッサのメモリアクセスには■連続アクセ
ス:メモリ上の連続したアドレスに格納されたデータを
次々にアクセスする、■等間隔アクセス二メモリ上の等
間隔で離れたとびとびのアドレスに格納されたデータを
次々にアクセスする、■間隔指定アクセス:間接措定ア
ドレスによってアクセスされるもので、アドレスに規則
性はなく乱数的である、の3つのタイプがある。行列計
算(ヘクトルa1算)では行の各要素と列の各要素を乗
算するといった処理が現われるが、メモリには行方向く
ラスクスキャン方向)でデータが格納されているとする
と、行方向の各要素を取出すアクセスは上記の■、列方
向の各要素を取出すアクセスは上記の■になる。
Vector processor memory accesses include: ■ Continuous access: accessing data stored at consecutive addresses in memory one after another, and ■ Equally spaced access: accessing data stored at evenly spaced addresses in memory. There are three types: (1) Interval specification access: Access is performed using an indirect address, and the addresses are random and have no regularity. In matrix calculations (hectare a1 calculation), each element in the row is multiplied by each element in the column, but if data is stored in memory in the row direction and the rask scan direction, each element in the row direction The access to retrieve is the above ■, and the access to retrieve each element in the column direction is the above ■.

等間隔アクセスで充分に距離が離れているとき、及び間
接1行定アドレスによるアクセスのとき、一連のストア
動作においては、ストアの順序を保証する必要がある。
When access is performed at a sufficient distance through equidistant access, and when access is performed using an indirect one-line fixed address, it is necessary to guarantee the order of stores in a series of store operations.

これは若番のエレメント番号のアドレスと老番のエレメ
ント番号のアドレスが等しい時ストアの順序が異なると
、プログラムの結果が異なるので、これを避けるためで
ある。番号順にアクセスすればこれを避けられる、叩ら
ス1−ア順かに番のアクセスはに+1番のアクセス以前
に起動されなくてはならない。
This is to avoid the problem that when the address of the lower element number and the address of the higher element number are equal and the store order is different, the result of the program will be different. This can be avoided by accessing in numerical order; the access numbered in the order of number 1-A must be activated before the access numbered +1.

アクセス順が0.1,2.・・・・・・のメモリアクセ
ス要求が第3図に示すようにキュー 140〜143お
よびポート101〜104にセントされたとする。
The access order is 0.1, 2. . . . is sent to queues 140-143 and ports 101-104 as shown in FIG.

この図でEO,El、E2. ・・・・・・は該メモリ
アクセス要求を示す(Eは前記エレメントを示す)。
In this figure, EO, El, E2. . . . indicates the memory access request (E indicates the element).

EOとElが共にM S U oをアクセスするもので
あると、Elは起動されず、またE2もElが起動しな
いため遅らされる。E2はElとは異なるMSUブロッ
クをアクセスするものであっても、である。こうして、
アドレスレジスタMSARで競合が生じるとアクセスは
遅らされ、順序保証があれば競合しないアクセスまで遅
らされ、性能の著しい低下をもたらす。例えば間接指定
アクセス、MSUブロックは4個、ポートも4個として
、順序保証が無い(ポート間のアクセスの相互干渉が無
い)とすれば、4つのポートのアクセスが起動できる期
待値Pは P = 1 +3/4 +2/4 + 1/4 = 2
.5であり、順序保証があれば P = 1 + 3/4 +3/4 x 2/4 + 
3/4 x 2/4 x 1/4 = 2.21になる
。期待値の最大値は4であるから、バスの競合による性
能低下は著しいし、順序保証まで行なうと更に性能が低
下する。アクセス順序の保証は複数のポートを使って1
つのメモリアクセス命令による複数のデータのロード/
ストアアクセスを行なう限り論理的に必要であり、やめ
ることはできない。
If EO and El both access M S U o, El will not be activated, and E2 will also be delayed because El is not activated. E2 is , even if it accesses a different MSU block than El. thus,
When a conflict occurs in the address register MSAR, accesses are delayed, and if order is guaranteed, accesses that do not conflict are also delayed, resulting in a significant drop in performance. For example, if there is indirect specification access, there are 4 MSU blocks, 4 ports, and there is no order guarantee (there is no mutual interference of accesses between ports), the expected value P for starting accesses of 4 ports is P = 1 + 3/4 + 2/4 + 1/4 = 2
.. 5, and if there is order guarantee, P = 1 + 3/4 + 3/4 x 2/4 +
3/4 x 2/4 x 1/4 = 2.21. Since the maximum expected value is 4, the performance drop due to bus contention is significant, and if the order is guaranteed, the performance will drop even further. Guaranteed access order can be achieved by using multiple ports.
Loading multiple data with one memory access instruction/
As long as store access is performed, it is logically necessary and cannot be stopped.

本発明はか\る性能低下を回避するため、バス競合を起
さないメモリアクセス方式を提供しようとするものであ
る。
In order to avoid such performance degradation, the present invention aims to provide a memory access method that does not cause bus contention.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、大皿のデータを高速に処理するベクトルプロ
セッサのメモリアクセス制御方式にオイて、多くのバン
クに分け、それらをインクリープさせて複数のブロック
にしたメモリの該ブロック毎に、該ブロック内各バンク
へアドレスを供給しまたバンク及びブロックのバリッド
信号を供給するマルチプレクサを設け、メモリ制御装置
の複数のポートから入力される複数のメモリアクセス要
求アドレスを、同一ブロック同一バンクをアクセスする
ものを除いて同時に前記マルチプレクサの各々へ入力し
て、該マルチプレクサに、入力アドレスに従って前記各
バンクへのアドレス供給およびバンク及びブロックのバ
リッド信号出力を行なわせることを特徴とするものであ
る。
The present invention utilizes a memory access control method for a vector processor that processes a large amount of data at high speed. A multiplexer is provided to supply addresses to each bank and bank and block valid signals, and multiple memory access request addresses inputted from multiple ports of the memory control device can be handled by the same block, except for those accessing the same bank. The input address is simultaneously input to each of the multiplexers to cause the multiplexer to supply an address to each bank and output a bank and block valid signal in accordance with the input address.

〔作用〕[Effect]

各ポートのメモリアクセス要求アドレスを全てメモリブ
ロックまで持ち込み、全てのバンクに対してマルチプレ
クサによって個別に任意の前記要求アドレスを設定可能
にすれば、同一ブロック同一バンクのアクセスでない限
りアクセス競合が避けられ、メモリアクセス制御システ
ムのスループットをと大幅に向上させることができる。
By bringing all the memory access request addresses of each port to the memory block and making it possible to individually set any of the request addresses for all banks using a multiplexer, access conflicts can be avoided unless the same block is accessing the same bank. The throughput of the memory access control system can be significantly improved.

〔実施例〕〔Example〕

第1図は本発明の実施例を示し、第2図と同様な部分は
同じ符号が付しである。メモリMSUはやはりバンク、
ブロック構成をとっており、ブロック数は4で、バンク
0.1,2.・・・・・・がブロックO(MSUo、 
 218) 、ブロック1(MSU+。
FIG. 1 shows an embodiment of the present invention, and parts similar to those in FIG. 2 are given the same reference numerals. Memory MSU is still a bank,
It has a block configuration, and the number of blocks is 4, with banks 0.1, 2... ... is block O (MSUo,
218), block 1 (MSU+.

219)、  ブロック2  (MSU2,220)、
 ・・・・・・に配置される。各ブロックは1ないし数
個のメモリカードからなる。メモリMSU、メモリ制御
装置MCU間のパスはポート数と同数であり、マルチプ
レクサMPXはMSUの各ブロックに置かれる。優先制
御回路205は各ポートのメモリアクセス要求がそれぞ
れ起動できるか否かをチェックするだけで、起動可能で
あれば該要求をレジスタMSへ゛Rにセットし、MSU
にメモリアクセス要求を発信する。メモリアドレスレジ
スタ(MSAR) 206〜209は第2図のそれMS
ARI O6〜113とは若干異なり、第2図ではMS
Uブロック別であるのに対し、第1図では全MSUブロ
ックに共通で、各ポートに対応している。なおこの第1
図もアドレス系のみ示し、データ系は図示していない。
219), Block 2 (MSU2, 220),
It will be placed in... Each block consists of one or several memory cards. The number of paths between the memory MSU and the memory control unit MCU is the same as the number of ports, and a multiplexer MPX is placed in each block of the MSU. The priority control circuit 205 only checks whether the memory access request of each port can be started, and if it is possible to start, sets the request to 'R' in the register MS, and sends the request to the MSU.
Sends a memory access request to. Memory address register (MSAR) 206 to 209 are those MS in Figure 2
It is slightly different from ARI O6~113, and in Figure 2 MS
In contrast to each U block, in FIG. 1, it is common to all MSU blocks and corresponds to each port. Note that this first
The figure also shows only the address system and does not show the data system.

メモリアドレスレジスタMSAHにセントされたメモリ
アクセス要求とそのアドレスはMSUに送られ、パワー
ゲート210〜213により分岐され、メモリブロック
218〜221に送られる。各メモリブロック218〜
221へ送られたアドレスの一部はマルチプレクサ21
4〜217によって該当バンクへ送られ、該アドレスの
残部はブロック選択(プロソクハリソド)に供される。
The memory access request and its address sent to the memory address register MSAH are sent to the MSU, branched by power gates 210-213, and sent to memory blocks 218-221. Each memory block 218~
Some of the addresses sent to 221 are sent to multiplexer 21
4 to 217 to the corresponding bank, and the remainder of the address is used for block selection.

なお各バンクをアクセスする上記アドレス、スI・アデ
ータなどを、各バンクに一対一に対応してザイクルタイ
ムの時間だけ保持するレジスタを設けるが、これは図示
していない。
Note that there is provided a register for holding the above-mentioned addresses, I/A data, etc. for accessing each bank in one-to-one correspondence with each bank for a period of cycle time, but this is not shown.

この第1図から分るように、各ポートのメモリアクセス
要求は同一バンクをアクセスするものでない限り、干渉
し合うことはない。例えばポートAとポートBの各メモ
リアクセス要求がメモリブロック218のバンクOとバ
ンク4をアクセスするものであれば、どちらの要求も競
合を起さず共にメモリアクセスを行なうことができる。
As can be seen from FIG. 1, memory access requests from each port do not interfere with each other unless they access the same bank. For example, if each memory access request of port A and port B accesses bank O and bank 4 of memory block 218, both requests can perform memory access together without causing any conflict.

異なるポートに入ったメモリアクセス要求が同じメモリ
ブロックの同じバンクをアクセスするものであると、こ
れは競合を起し、そしてマルチプレクサMPXはそれぞ
れのポートからのアドレスを同じバンクに伝えて8混乱
を生じる恐れがある。この点についてはMCUの優先制
御回路205でチェックし、異なるポートからの同一ブ
ロック同一バンクのアクセス要求は優先処理して一方を
遅らせ、アクセス順保証ならこれに伴なって他のアクセ
スも一斉に遅らせるようにする。
If memory access requests entering different ports access the same bank of the same memory block, this will cause a conflict and the multiplexer MPX will pass the address from each port to the same bank, creating confusion. There is a fear. This point is checked by the priority control circuit 205 of the MCU, and access requests from different ports to the same block and the same bank are given priority processing and one is delayed, and if the access order is guaranteed, other accesses are also delayed simultaneously. Do it like this.

メモリをアクセスするアドレスはバンク内アドレス、バ
ンクアドレス(バンク番号)、ブロックアドレス(ブロ
ック番号)等からなる。バンク内アドレスはマルチプレ
クサMPXを通って各バンクヘ一斉に入力され、バンク
内メモリセルの選択を行なう。バンクアドレス及びブロ
ックアドレスはマルチプレクサ内でデコードされ、その
デコード出力が各ブロック、各バンクへ供給されて該当
ブロック、及びバンクをバリッドにし、他をインバリッ
ドにする。
The address for accessing the memory consists of an intra-bank address, a bank address (bank number), a block address (block number), etc. The intra-bank address is input to each bank simultaneously through multiplexer MPX to select a memory cell within the bank. The bank address and block address are decoded in a multiplexer, and the decoded output is supplied to each block and each bank to make the corresponding block and bank valid and the others invalid.

〔発明の効果〕〔Effect of the invention〕

このアクセス制御方式によれば、各ポートのメモリアク
セス要求アドレスを全て各メモリブロックへ持ち込み、
全てのバンクに対してマルチプレクサによって個別に任
意のポートの該アドレスを設定可能にしたので、同一ブ
ロック同一バンクのアクセスを除いて競合することはな
く、アクセス処理性能の向上を図ることができる。従来
方式ではアクセスするブロックが同じなら競合が発生す
るから、ブロックのメモリ容量が大きい(バンク数が大
)と競合は頻発するが、本発明方式ではこのようなこと
はなく、大ブロツク化することができる。またメモリ制
御装置MCUからメモリMSUへ張られるバス数は従来
方式ではブロック数に等しいが、本発明方式ではポート
数と同数であり、この部分の簡素化が図れる。
According to this access control method, all memory access request addresses of each port are brought to each memory block,
Since the address of any port can be individually set for all banks using a multiplexer, there is no conflict except for accesses to the same block and the same bank, and access processing performance can be improved. In the conventional method, conflicts occur if the blocks to be accessed are the same, and conflicts occur frequently when the memory capacity of the block is large (large number of banks), but with the method of the present invention, this does not occur and it is possible to use large blocks. I can do it. Further, the number of buses connected from the memory control unit MCU to the memory MSU is equal to the number of blocks in the conventional method, but in the method of the present invention, it is the same number as the number of ports, and this part can be simplified.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例を示すブロック図、第2図は従
来例を示すブロック図、第3図は動作説明図である。 図面でMSUはメモリ、MCUはメモリ制御装置、21
8〜221はバンク、MPXはマルチプレクサ、101
〜104はポートである。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing a conventional example, and FIG. 3 is an operation explanatory diagram. In the drawing, MSU is memory, MCU is memory control unit, 21
8 to 221 are banks, MPX is a multiplexer, 101
~104 are ports.

Claims (1)

【特許請求の範囲】 大量のデータを高速に処理するベクトルプロセッサのメ
モリアクセス制御方式において、 多くのバンクに分け、それらをインタリーブさせて複数
のブロックにしたメモリの該ブロック毎に、該ブロック
内各バンクへアドレスを供給しまたバンク及びブロック
のバリッド信号を供給するマルチプレクサを設け、 メモリ制御装置の複数のポートから入力される複数のメ
モリアクセス要求アドレスを、同一ブロック同一バンク
をアクセスするものを除いて同時に前記マルチプレクサ
の各々へ入力して、該マルチプレクサに、入力アドレス
に従って前記各バンクへのアドレス供給およびバンク及
びブロックのバリッド信号出力を行なわせることを特徴
とするメモリアクセス制御方式。
[Claims] In a memory access control method for a vector processor that processes large amounts of data at high speed, each block of memory is divided into many banks and interleaved to form a plurality of blocks. A multiplexer is provided to supply addresses to banks and bank and block valid signals, and multiple memory access request addresses input from multiple ports of the memory control device are handled by the same block, except for those accessing the same bank. A memory access control system characterized in that an input is simultaneously input to each of the multiplexers to cause the multiplexer to supply an address to each bank and output a bank and block valid signal in accordance with the input address.
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JP26886885A JPS62128342A (en) 1985-11-29 1985-11-29 Memory access control system

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JPS62128342A true JPS62128342A (en) 1987-06-10
JPH0350301B2 JPH0350301B2 (en) 1991-08-01

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ID=17464377

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Cited By (2)

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