JPS62125A - 集積回路のモ−ド設定回路 - Google Patents
集積回路のモ−ド設定回路Info
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- JPS62125A JPS62125A JP14090685A JP14090685A JPS62125A JP S62125 A JPS62125 A JP S62125A JP 14090685 A JP14090685 A JP 14090685A JP 14090685 A JP14090685 A JP 14090685A JP S62125 A JPS62125 A JP S62125A
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- circuit
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は集積回路におけるパワーオン時のモード設定回
路に関するものである０本発明のモード設定回路は１例
えば各種ディジタル回路をパワーオン時にテストモード
に設定する回路に適用するのに適するモード設定回路で
ある。
路に関するものである０本発明のモード設定回路は１例
えば各種ディジタル回路をパワーオン時にテストモード
に設定する回路に適用するのに適するモード設定回路で
ある。
（従来技術）
集積回路の高集積化と多機能化が進むにつれて。
チップサイズやパッケージなどの制限から可能な限り外
部端子（ビン）数を減らす必要がある。また、その反面
、出荷時の検査や評価を容易にするためにチップにテス
トモードを設けることが必要になってきている。
部端子（ビン）数を減らす必要がある。また、その反面
、出荷時の検査や評価を容易にするためにチップにテス
トモードを設けることが必要になってきている。
しかし、テストモードのための専用の外部端子を備える
ことは外部端子数の増加になるので好ましくない。
ことは外部端子数の増加になるので好ましくない。
そこで、従来の集積回路チップには１個の外部端子をノ
ーマルモード（テストモードではない通常の動作モード
）とテストモードに兼用させるようにしたものがある。
ーマルモード（テストモードではない通常の動作モード
）とテストモードに兼用させるようにしたものがある。
その外部端子に通常の電源電圧又はグランド電圧が印加
されたときはノーマルモードとして機能し、また、その
外部端子に前記の通常の電圧の中間レベルの電圧又は前
記の通常の電圧より高レベルの電圧が印加されたときは
テストモードとして機能するように構成されている。
されたときはノーマルモードとして機能し、また、その
外部端子に前記の通常の電圧の中間レベルの電圧又は前
記の通常の電圧より高レベルの電圧が印加されたときは
テストモードとして機能するように構成されている。
しかし、そのように電源電圧の種類を増すことは構造を
複雑にするので好ましくはない。
複雑にするので好ましくはない。
（目的）
本発明はモード設定回路を他の論理回路と同一のチップ
に形成するとともに、テストモードなどの特定モードの
ための専用の外部端子を必要とせず二また、特定モード
のための特別な電圧レベルも必要とせず、電源投入時に
自動的に特定モードに設定されるようにすることを目的
とするものである。
に形成するとともに、テストモードなどの特定モードの
ための専用の外部端子を必要とせず二また、特定モード
のための特別な電圧レベルも必要とせず、電源投入時に
自動的に特定モードに設定されるようにすることを目的
とするものである。
（構成）
本発明のモード設定回路は、モード信号を出力するブリ
ップフロップと、電源端子とグランド端子の間に接続さ
れた積分回路とを備え、この積分回路の出力信号と入力
端子から供給される通常の電源電圧の信号とにより電源
投入時の過渡期に前記フリップフロップの状態を確定す
るようにするとともに、これらの回路を他の論理回路と
同一のチップに形成したことを特徴とするものである。
ップフロップと、電源端子とグランド端子の間に接続さ
れた積分回路とを備え、この積分回路の出力信号と入力
端子から供給される通常の電源電圧の信号とにより電源
投入時の過渡期に前記フリップフロップの状態を確定す
るようにするとともに、これらの回路を他の論理回路と
同一のチップに形成したことを特徴とするものである。
以下、実施例について具体的に説明する。
第１図は本発明の第１の実施例を表わす。
２は積分回路、４はフリップフロップ、６は積分回路２
の出力信号と入力端子から供給される通常の電源電圧の
信号Ａｉｎとにより電源投入時の過渡期にフリップフロ
ップ４の状態を確定するモード設定トリガー信号セレク
タ回路である。
の出力信号と入力端子から供給される通常の電源電圧の
信号Ａｉｎとにより電源投入時の過渡期にフリップフロ
ップ４の状態を確定するモード設定トリガー信号セレク
タ回路である。
積分回路２は論理回路用の通常の電源電圧Ｖｄｄ端子と
グランド端子の間に設けられている。積分回路２ではグ
ランド端子側にキャパシタＣが接続され、そのキャパシ
タＣと電源端子の間に、ゲートとドレインが接続された
ＰＭＯＳトランジスタＱｌ、Ｑ２を直列に接続した負荷
が接続されている。
グランド端子の間に設けられている。積分回路２ではグ
ランド端子側にキャパシタＣが接続され、そのキャパシ
タＣと電源端子の間に、ゲートとドレインが接続された
ＰＭＯＳトランジスタＱｌ、Ｑ２を直列に接続した負荷
が接続されている。
モード設定トリガー信号セレクタ回路６には２個のＮＡ
ＮＤ回路８．ｌＯが設けられ、両ＮＡＮＤ回路８，１０
の一方の入力端子には積分回路２の出力信号が入力され
、ＮＡＮＤ回路１０の他方の入力端子には外部端子から
入力される信号Ａｉｎが入力され、ＮＡＮＤ＠路８の他
方の入力端子には外部端子から入力される信号Ａ ｘ
ｎがインバータ１２を経て入力される。信号Ａｉｎを入
力する外部端子はノーマルモードでも使用される外部端
子であり、その入力信号Ａｉｎは通常の電源電圧Ｖｄｄ
とグランド電圧の２種類のレベルをとる。
ＮＤ回路８．ｌＯが設けられ、両ＮＡＮＤ回路８，１０
の一方の入力端子には積分回路２の出力信号が入力され
、ＮＡＮＤ回路１０の他方の入力端子には外部端子から
入力される信号Ａｉｎが入力され、ＮＡＮＤ＠路８の他
方の入力端子には外部端子から入力される信号Ａ ｘ
ｎがインバータ１２を経て入力される。信号Ａｉｎを入
力する外部端子はノーマルモードでも使用される外部端
子であり、その入力信号Ａｉｎは通常の電源電圧Ｖｄｄ
とグランド電圧の２種類のレベルをとる。
ブリップフロップ６は２個のＮＯＲ回路１４゜１６の一
方の入力端子と出力端子が相互に接続されて構成されて
いる。ＮＯＲ回路１４の他方の入力端子にはモード設定
トリガー信号セレクタ回路６のＮＡＮＤ回路８の出力信
号がセット信号として入力され、ＮＯＲ回路１６の他の
第１の入力端子にはモード設定トリガー信号セレクタ回
路６のＮＡＮＤ回路１０の出力信号がリセット信号とし
て入力される。さらにＮＯＲ回路１６の他方の第２の入
力端子にはテストモードを解除するためのＣ１ｅａｒ
ＴＥＳＴ信号がリセット信号として入力される。
方の入力端子と出力端子が相互に接続されて構成されて
いる。ＮＯＲ回路１４の他方の入力端子にはモード設定
トリガー信号セレクタ回路６のＮＡＮＤ回路８の出力信
号がセット信号として入力され、ＮＯＲ回路１６の他の
第１の入力端子にはモード設定トリガー信号セレクタ回
路６のＮＡＮＤ回路１０の出力信号がリセット信号とし
て入力される。さらにＮＯＲ回路１６の他方の第２の入
力端子にはテストモードを解除するためのＣ１ｅａｒ
ＴＥＳＴ信号がリセット信号として入力される。
ＮＯＲ回路１６の出力信号がテストモード信号ＴＥＳＴ
である。
である。
本実施例の動作を説明する。
積分回路２では第２図に示されるように、電源電圧Ｖｄ
ｄ２０がＰＭＯＳトランジスタＱ１のしきい値とＰＭＯ
ＳトランジスタＱ２のしきい値の和Σ・ｖＬｈ以上のレ
ベルに達した場合にのみＰＭＯＳトランジスタＱｌ、Ｑ
２は導通して等節約に抵抗として働き、積分回路２が動
作を開始し出力２２が表われる。電源電圧ＶｄｄがΣ・
ｖｔｈ以下のときは積分回路２の出力はロー（Ｌ）レベ
ルを維持する。
ｄ２０がＰＭＯＳトランジスタＱ１のしきい値とＰＭＯ
ＳトランジスタＱ２のしきい値の和Σ・ｖＬｈ以上のレ
ベルに達した場合にのみＰＭＯＳトランジスタＱｌ、Ｑ
２は導通して等節約に抵抗として働き、積分回路２が動
作を開始し出力２２が表われる。電源電圧ＶｄｄがΣ・
ｖｔｈ以下のときは積分回路２の出力はロー（Ｌ）レベ
ルを維持する。
まず、電源投入後自動的にテストモードに入りたい場合
には、Ａｉｎ信号を供給する外部入力端子を電源Ｖｄｄ
端子と接続して電源を投入する。もしＡｉｎ信号を供給
する外部入力端子にプルアップ抵抗が内蔵されている場
合にはその外部入力端子を解放にして電源を投入すれば
よい。電源電圧ＶｄｄがＰＭＯＳトランジスタＱ＋のし
きい値とＰＭＯＳトランジスタＱ２のしきい値の和Σ・
ｖＬｈのレベルに達すると、積分回路２の出力信号は「
０」のままであるが、この電圧レベルΣ・ｖｔｈは予め
チップ内部の論理回路のゲート回路が動作する値に設定
されているので、モード設定フリップフロップ４にＮＡ
ＮＤ回路８からセット信号ｒｌＪが入り、ＴＥＳＴ信号
がｒｌＪにセットされテストモードになる。この場合、
Ａｉｎ信号は電源電圧Ｖｄｄと同じレベルすなわち「１
」であるのでＮＡＮＤ回路１０の出力信号は「０」とな
り、フリップフロップ４にはリセット信号は入らない。
には、Ａｉｎ信号を供給する外部入力端子を電源Ｖｄｄ
端子と接続して電源を投入する。もしＡｉｎ信号を供給
する外部入力端子にプルアップ抵抗が内蔵されている場
合にはその外部入力端子を解放にして電源を投入すれば
よい。電源電圧ＶｄｄがＰＭＯＳトランジスタＱ＋のし
きい値とＰＭＯＳトランジスタＱ２のしきい値の和Σ・
ｖＬｈのレベルに達すると、積分回路２の出力信号は「
０」のままであるが、この電圧レベルΣ・ｖｔｈは予め
チップ内部の論理回路のゲート回路が動作する値に設定
されているので、モード設定フリップフロップ４にＮＡ
ＮＤ回路８からセット信号ｒｌＪが入り、ＴＥＳＴ信号
がｒｌＪにセットされテストモードになる。この場合、
Ａｉｎ信号は電源電圧Ｖｄｄと同じレベルすなわち「１
」であるのでＮＡＮＤ回路１０の出力信号は「０」とな
り、フリップフロップ４にはリセット信号は入らない。
その後、積分回路２の出力信号が「１」となるので、一
度モードが設定されるとＡｉｎ信号のレベルが「０」に
変化してもモードは変化しない、すなわち、モード設定
は電源投入の過渡期でのみ可能である。
度モードが設定されるとＡｉｎ信号のレベルが「０」に
変化してもモードは変化しない、すなわち、モード設定
は電源投入の過渡期でのみ可能である。
テストモードからの脱出はＣ１ｅａｒ ＴＥＳＴ信号を
「１」にすることにより行なうことができる。
「１」にすることにより行なうことができる。
逆に、電源投入後自動的にノーマルモードに入すたい場
合には、Ａｉｎ信号を供給する外部入力端子をグランド
レベルに接続して電源を投入する。
合には、Ａｉｎ信号を供給する外部入力端子をグランド
レベルに接続して電源を投入する。
このようにすればフリップフロップ４にはセット信号が
入らず、リセット信号のみが入力されるので、テストモ
ードは設定されずノーマルモードになる。
入らず、リセット信号のみが入力されるので、テストモ
ードは設定されずノーマルモードになる。
本実施例において、積分回路２では電源Ｖｄｄをオフに
した場合、キャパシタＣに蓄積された電荷はＰＭＯＳト
ランジスタＱｌ、Ｑ２のドレインと基板又はウェルとの
間のＰＮ接合を経て電源端子へ放出される。
した場合、キャパシタＣに蓄積された電荷はＰＭＯＳト
ランジスタＱｌ、Ｑ２のドレインと基板又はウェルとの
間のＰＮ接合を経て電源端子へ放出される。
第３図は他の実施例における積分回路部分を表わす。
積分回路の負荷回路としてゲートとドレインが接続され
たＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
３が使用されている。
たＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ
３が使用されている。
この積分回路を用いた実施例の動作も第１図の実施例と
同様である。ただ、この場合には電源をオフにした際に
キャパシタＣに蓄積されている電荷を放出するためのダ
イオードＤが必要である。
同様である。ただ、この場合には電源をオフにした際に
キャパシタＣに蓄積されている電荷を放出するためのダ
イオードＤが必要である。
第４図はさらに他の実施例おける積分回路部分を表わす
。
。
積分回路の負荷回路としてゲートとドレインが接続され
たＮＭｏ５トランジスタＱ３とＱ４が使用されている。
たＮＭｏ５トランジスタＱ３とＱ４が使用されている。
この積分回路を用いた実施例の動作も第１図の実施例と
同様である。この場合も電源をオフにした際に積分回路
においてキャパシタＣの電荷を放出するためのダイオー
ドＤが必要である。
同様である。この場合も電源をオフにした際に積分回路
においてキャパシタＣの電荷を放出するためのダイオー
ドＤが必要である。
上記の実施例において、積分回路の負荷として使用され
ているＭＯＳ）−ランジスタの数は、対象とする集積回
路チップの動作電源電圧やＭＯＳトランジスタのしきい
値により適当数に決めることができる。
ているＭＯＳ）−ランジスタの数は、対象とする集積回
路チップの動作電源電圧やＭＯＳトランジスタのしきい
値により適当数に決めることができる。
また１Ｍ０５）−ランジスタのサイズや、チップに内蔵
できる大きさの範囲でキャパシタＣの値を変えることに
より、積分回路の時定数を変えることは容易である。
できる大きさの範囲でキャパシタＣの値を変えることに
より、積分回路の時定数を変えることは容易である。
第５図はさらに他の実施例を表わす。
電源端子Ｖｄｄとグランド端子の間に設けられる積分回
路２４は抵抗Ｒ１とキャパシタＣ１とから構成されてい
る。
路２４は抵抗Ｒ１とキャパシタＣ１とから構成されてい
る。
フリップフロップ２６はＮＯＲ回路２８．３０を備え、
それらのＮＯＲ回路２８．３０の出力端子と一入力端子
が相互に接続されている。ＮＯＲ回路２８の他の入力端
子には積分回路２４の出力信号が入力され、ＮＯＲ回路
３０の他の第１の入力端子にはＯＲ回路３２の出力信号
が入力され、ＮＯＲ回路３０の他の第２の入力端子には
Ｃ１ｅａｒＴＥＳＴ信号が入力される。ＮＯＲ回路２８
の出力信号がテストモード信号ＴＥＳＴとなる。
それらのＮＯＲ回路２８．３０の出力端子と一入力端子
が相互に接続されている。ＮＯＲ回路２８の他の入力端
子には積分回路２４の出力信号が入力され、ＮＯＲ回路
３０の他の第１の入力端子にはＯＲ回路３２の出力信号
が入力され、ＮＯＲ回路３０の他の第２の入力端子には
Ｃ１ｅａｒＴＥＳＴ信号が入力される。ＮＯＲ回路２８
の出力信号がテストモード信号ＴＥＳＴとなる。
ＯＲ回路３２の一方の入力端子には抵抗Ｒ２とキャパシ
タＣ２とからなる積分回路３４の出力信号が入力され、
ＯＲ回路３２の他方の入力端子にはＡｉｎ信号が入力さ
れる。
タＣ２とからなる積分回路３４の出力信号が入力され、
ＯＲ回路３２の他方の入力端子にはＡｉｎ信号が入力さ
れる。
積分回路２４．３４において、積分回路３４の時定数Ｒ
２Ｃ２は積分回路２４の時定数ＲＩＣｒの１０倍程度の
大きさに設定されている。
２Ｃ２は積分回路２４の時定数ＲＩＣｒの１０倍程度の
大きさに設定されている。
本実施例の動°作を説明する。
積分回路２４の出力電圧は電源電圧Ｖｄｄから遅れて立
ち上る。
ち上る。
まず、電源投入後、自動的にテストモードに入りたい場
合には、第１図の場合と同様にＡｉｎ信号を供給する外
部入力端子を電源Ｖｄｄ端子と接続して電源を投入する
。電源電圧Ｖｄｄがチップ内部の論理回路のゲート回路
が動作する値に達した時点では、積分回路２４の出力電
圧はまだ「０」の状態である。したがって、モード設定
フリップフロップ２４にセクト信号ｒＯＪが入り、ＴＥ
ＳＴ信号が「１」にセットされテストモードになる。こ
の場合、Ａｉｎ信号は電源電圧Ｖｄｄと同じレベルすな
わち「１」であるので、フリップフロップ２６にはＯＲ
回路３２からのリセット信号「０」は入らない。
合には、第１図の場合と同様にＡｉｎ信号を供給する外
部入力端子を電源Ｖｄｄ端子と接続して電源を投入する
。電源電圧Ｖｄｄがチップ内部の論理回路のゲート回路
が動作する値に達した時点では、積分回路２４の出力電
圧はまだ「０」の状態である。したがって、モード設定
フリップフロップ２４にセクト信号ｒＯＪが入り、ＴＥ
ＳＴ信号が「１」にセットされテストモードになる。こ
の場合、Ａｉｎ信号は電源電圧Ｖｄｄと同じレベルすな
わち「１」であるので、フリップフロップ２６にはＯＲ
回路３２からのリセット信号「０」は入らない。
その後、積分回路３４の出力電圧も「１」の状態になる
ので、Ａｉｎ信号のレベルが「０」に変化してもリセッ
ト信号ｒＯＪは発生せず、モードは変化しない。すなわ
ち、モード設定は電源投入の過渡期でのみ可能である。
ので、Ａｉｎ信号のレベルが「０」に変化してもリセッ
ト信号ｒＯＪは発生せず、モードは変化しない。すなわ
ち、モード設定は電源投入の過渡期でのみ可能である。
テストモードからの脱出は第１図の場合と同様にＣ１ｅ
ａｒ ＴＥＳＴ信号を「１」にセットすることにより行
なうことができる。
ａｒ ＴＥＳＴ信号を「１」にセットすることにより行
なうことができる。
逆に、電源投入後、自動的にノーマルモードに入りたい
場合にはＡｉｎ信号を供給する外部入力端子をグランド
レベルに接続して電源を投入する。
場合にはＡｉｎ信号を供給する外部入力端子をグランド
レベルに接続して電源を投入する。
このようにすれば積分回路２４の出力電圧が「１」しこ
達した時点でフリップフロップ２６のＴＥＳＴ信号が「
０」に確定され、ノーマルモードになる。
達した時点でフリップフロップ２６のＴＥＳＴ信号が「
０」に確定され、ノーマルモードになる。
実施例は動作モードの一例としてテストモードを例示し
ているが、本発明はテストモード以外の動作モードの設
定回路としても適用できる。
ているが、本発明はテストモード以外の動作モードの設
定回路としても適用できる。
（効果）
本発明によれば、外部に専用の端子を出さなくてもパワ
ーオン時のモード設定を実現できるため、外部端子数を
低減したり、他の信号に割り当てたりすることができる
。
ーオン時のモード設定を実現できるため、外部端子数を
低減したり、他の信号に割り当てたりすることができる
。
また、モード設定のために中間電圧レベルや高電圧レベ
ルなどの特別な電圧レベルの電源を用意する必要もない
。
ルなどの特別な電圧レベルの電源を用意する必要もない
。
第１図は本発明の一実施例を示す回路図、第２図は同実
施例の動作を説明する波形図、第３図及び第４図はそれ
ぞれ他の実施例における積分回路の例を示す回路図、第
５図はさらに他の実施例を示す回路図である。 ２．２４・・・・・・積分回路、 ４．２６・・・・・・フリップフロップ、６・・・・・
・モード設定トリガー信号セレクタ回路・
施例の動作を説明する波形図、第３図及び第４図はそれ
ぞれ他の実施例における積分回路の例を示す回路図、第
５図はさらに他の実施例を示す回路図である。 ２．２４・・・・・・積分回路、 ４．２６・・・・・・フリップフロップ、６・・・・・
・モード設定トリガー信号セレクタ回路・
Claims (1)
- （１）モード信号を出力するフリップフロップと、電源
端子とグランド端子の間に接続された積分回路とを備え
、 この積分回路の出力信号と、入力端子から供給される通
常の電源電圧の信号とにより電源投入時の過渡期に前記
フリップフロップの状態を確定するようにし、かつ、 これらの回路を他の論理回路と同一のチップに形成した
ことを特徴とする集積回路のモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14090685A JPS62125A (ja) | 1985-06-26 | 1985-06-26 | 集積回路のモ−ド設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14090685A JPS62125A (ja) | 1985-06-26 | 1985-06-26 | 集積回路のモ−ド設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125A true JPS62125A (ja) | 1987-01-06 |
Family
ID=15279555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14090685A Pending JPS62125A (ja) | 1985-06-26 | 1985-06-26 | 集積回路のモ−ド設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151886B2 (en) | 1990-09-10 | 2006-12-19 | Starsight Telecast Inc. | User interface for television schedule system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951624A (ja) * | 1982-09-18 | 1984-03-26 | Fujitsu Ten Ltd | 初期設定回路 |
-
1985
- 1985-06-26 JP JP14090685A patent/JPS62125A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951624A (ja) * | 1982-09-18 | 1984-03-26 | Fujitsu Ten Ltd | 初期設定回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151886B2 (en) | 1990-09-10 | 2006-12-19 | Starsight Telecast Inc. | User interface for television schedule system |
| US7187847B2 (en) | 1990-09-10 | 2007-03-06 | Starsight Telecast, Inc. | User interface for television schedule system |
| US7209640B2 (en) | 1990-09-10 | 2007-04-24 | Starsight Telecast, Inc. | User interface for television schedule system |
| US7477832B2 (en) | 1990-09-10 | 2009-01-13 | Starsight Telecast Inc. | User interface for television schedule system |
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