JPS6210926A - 3入力多数決論理装置 - Google Patents

3入力多数決論理装置

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JPS6210926A
JPS6210926A JP14820985A JP14820985A JPS6210926A JP S6210926 A JPS6210926 A JP S6210926A JP 14820985 A JP14820985 A JP 14820985A JP 14820985 A JP14820985 A JP 14820985A JP S6210926 A JPS6210926 A JP S6210926A
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JP
Japan
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logic
output
gate
outputs
computer
Prior art date
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JP14820985A
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English (en)
Inventor
Masakazu Hasegawa
長谷川 雅言
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は3入力のうち2入力以上が示す論理値に対応
する多数決論理値を得るための3入力多数決論理装置に
関する。
〔従来の技術〕
第3図は例えば米国技術雑誌コントロールエンジニアリ
ング(C0NTR0L ENGINEERING )、
9月、1981、第28巻、N0IOIC記載されてイ
ル従来の3入力多数決論理装置を示すブロック接続図で
あり、図において、1.2.3は計算機で、それぞれに
同一のデータが入力される。41.42゜43.51.
52.53はPNP形トランジスタ、61.62.63
.71.72.73は抵抗、4は反転増幅器である。ト
ランジスタ41のエミッタは電源+vccに、ベースは
抵抗61を介して計算機IK、またコレクターはトラン
ジスタ52のエミッタにそれぞれ接続されている。トラ
ンジスタ520ペースは抵抗72を介して計算機2K。
コレクタは反転増幅器4の入力にそれぞれ接続されてい
る。トランジスタ42のエミッタは電源+Vccに、ベ
ースは抵抗62を介して計算機2に、またコレクターは
トランジスタ53のエミッタにそれぞれ接続されている
。トランジスタ53のぺ・−スは抵抗13を介して11
痒機3に、コレクターは増幅器4の入力にそれぞれ接続
されている。
トランジスタ43のエミッタは電源+VCCに、ベース
は抵抗63を介してit算機3に、またコレクターはト
ランジスタ51のエミッタにそれぞれ接続される。トラ
ンジスタ51のベースは抵抗71を介して計算機1に、
コレクターは増幅器4の入力に接続されている。
次に動作について説明する。計算機1.2.3は入力さ
れたデータにもとすいて、各々独立に演算を行ない、そ
の結果の論理信号A、B、Cを各々出力する。説明の都
合上、計算機1.2.3の出力A、B、Cおよび増幅器
4の入力の信号レベルは、論理″1″の時0(Vl、論
理″′0”の時十V。C(■とする。
今、計算機1.2.3の出力A、B、Cが論理°“0″
とすると、トランジスタ41.42.43のベースは順
バイアスされない為に、それぞれ、OFFの状態を維持
することになり、増幅器40入力はQV(論理”1”)
、従つ°(その出力は論理@0″となる。
次に、計算機1,2の出力A、Bが論理″′1”、計算
機3の出力Cは論理″0″とすると、トランジスタ41
はベースがOvとなり、抵抗61、計算機1の経路で順
バイアスされるので、ONとなる。つづいて、トランジ
スタ52もベースがOVとなり、トランジスタ41、抵
抗72、計算機2の経路で順バイアスされるのでONと
なり、増幅器40入力には+Vcc (論理10″)が
印加される。
従って、その出力は論理11″となる。
この時、計算機3の出力が論理”0″であるため、トラ
ンジスタ43および53はOFFのままである。この結
果、計算機1と2の出力が論理″1″、計算機3の出力
が論理“0”で、増幅器4の出力が論理11″となる多
数決論理が実現される。
計算機2と3の出力が論理′″1n、計算機1の出力が
論理″0”、また計算機3と1の出力が論理61″、計
算機2の出力が論理″′0”の場合も、同様にして増幅
器4の出力は論理′″1”となる。
計算機1と2の出力が論理″0”、計算機3の出力が論
理11″の場合は、トランジスタ41゜51.42.5
2がOFFであるため、増幅器4の入力はOv(論理″
′1″)、従ってその出力は論理″′0”となる。
計算機2と3の出力が論理”0″、計算機1の出力が論
理″1”また計算機3と1の出力が論理”0”、計算機
2の出力が論理“1”の場合も同様にして増幅器4の出
力は論理“0”となり、多数決論理が実現される。
〔発明が解決しようとする問題点〕
従来の多数決論理装置は以上のように構成されているの
で、トランジスタ41〜43.51〜53が故障した場
合は誤動作する欠点があった。例えば、トランジスタ4
1のエミッタ・コレクタ間が短絡した場合、計算機1.
3の出力が論理″′0”、計算機2の出力が論理″1”
となると、トランジスタ41.52を経由して増幅器4
の入力には十Vcc (論理″′0”)が印加されるこ
とKなり、論理″′1”が誤って出力されるという問題
点があった。
したがって、このような誤動作を避けるためしこ、トラ
ンジスタ41〜43.51〜53の健全性を保証するた
めの装置を設けることが必要となり、回路を複雑化する
という問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、可飽和トランスを用いた交流論理素子で多
数決論理回路を構成することKより、構成素子の故障に
よっても誤動作をしない3入力多数決論理装置を得るこ
とを目的とする。
〔問題点を解決するための手段〕 この発明にかかる3入力多数決論理装置は、一定の位相
差の複数クロックを発振器から出力させ、これらのクロ
ックにより3入力を各入力ごとに設けたゲートにおいて
開閉し、これらの各ゲートを対として、各一対の一方の
ゲートの出力で3組の可飽和トランスのそれぞれを一方
向の飽和レベル   □に励磁するとともに、他方のゲ
ートの出力で他方向の飽和レベルに励磁し、かつこれら
の各飽和レベルが交互に遷移するよう圧し、前記各可飽
和トランスの2次巻線の論理和を出力として多数決論理
値を得るような構成としたものである。
〔作 用〕
この発明における多数決論理装置は、3入力のうち2つ
の入力が論理“1″、他の入力が論理“0”であるとき
、3組のうち1組の可飽和トランスを介して、これの2
次巻線の論理相出力として論理°°1”を得る。一方、
前記他の入力が論理″0”であるので、その入力を受け
るゲートの出力は論理″1″を維持することKなり、こ
れら各1のゲートと対になる他方のゲート出力は論理“
1′°と論理“0″を交互に出力し、可飽和トランスが
一方向にのみ励磁されて飽和し、2次巻線に電圧が誘起
されないようKなる。この結果、3入力のうち論理゛】
”″が論理″ONより1以上多い場合に上記2次巻線の
出力端子に論理61”が出力され、これにより多数決論
理が実現されるように作用する。
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図において、11.21.22.32゜33.13はナ
ントゲート、14.24.34は発振器で、180°の
位相差を持ったクロックθとφをそれぞれ出力する。ナ
ントゲート11の出力は、計算機1の出力^と発振器1
4の出力θとの論理積の否定値C1をとったものである
。以下同様に、ナントゲート21の出力は計算機2の出
力Bと発振器14の出力φとの、ナントゲート22の出
力は計算機2の出力Bと発振器24の出力θとの、ナン
トゲート32の出力は計算機3の出力Cと発振器24の
出力θとの、ナントゲート33の出力は計算機3の出力
Cと発掘器34の出力θとの、ナントゲート13の出力
は計算機1の出力Aと発振器34の出力φとの、それぞ
れ論理積の否定値をとったものである。
16.26.36は可飽和トランスで、それぞれ1次巻
線N1 と2次巻線N2″′Q構成される。可飽和トラ
ンス16.26.36の1次巻線N、の各中間点は、そ
れぞれ抵抗15.25.35を介して電JfVccに接
続され、可飽和トランス16の1次巻線Nlの両端はそ
れぞれナントゲート11およびナントゲート21の出力
に接続されている。
可飽和トランス26の1次巻線Nlの両端はそれぞれゲ
ート22およびゲート32の出力に接続されている。
可飽和トランス36の1次巻線N1の両端はそれぞれゲ
ート33およびゲート13の出力に接続されている。
可飽和トランス1602次巻線N2の両端はダイオード
17.18を介して正極出力端子19に、中間点は負極
出力端子20にそれぞれ接続されている。
可飽和トランス26の2次巻線N2の両端はダイオード
27.28を介して正極出力端子19に、中間点は負極
出力端子20にそれぞれ接続されている。
可飽和トランス3602次巻l1IN2の両端はダイオ
ード37.38を介して正極出力端子19に、中間点は
負極出力端子20にそれぞれ接続されて(する。
次に動作について説明する。今、計算機1,2#3の出
力A、B、Cの出力が論理″1″とする。
ゲート11と21の出力はそれぞれ発振器14の出力θ
とφで制御され、180°の位相差で論理11”と論理
10″に切換る。
ゲート11の出力が論理″0”、ゲート21の出力が論
理“1”の半サイクルにおいて、可飽和トランス16は
、電源VCC1抵抗15.1次巻線N1の上半分、ゲー
ト11の出力の経路で励磁されて、2次巻線N2に電圧
を誘起する。この電圧はダイオード18で整流され、出
力端子19.20に出力される。
ゲート11の出力が論理″′1″、ゲート21の出力が
論理″0″の次の半サイクルにおいて、可飽和トランス
16は、電源VCCN抵抗15.1次巻線N1の下半分
、ゲート21の出力の経路で上記と逆方向に励磁されて
、2次巻線N2に上記と逆方向に電圧を誘起する。この
電圧はダイオード17で整流され、出力端子19.20
に出力される。
ゲート22と33の出力はそれぞれ発振器24の出力θ
とφで制御され、180°の位相差で論理61”と論理
″′0”に切換る。ゲート22の出力が論理”0″、ゲ
ート32の出力が論理′°1”の半サイクルにおいて、
可飽和トランス26は電源VCC1抵抗25.1次巻線
N1の上半分、ゲート22の出力の経路で励磁されて、
2次巻線N2に電圧を誘起する。この電圧はダイオード
28で整流され、出力端子19.20に出力される。
ゲート22の出力が論理″1″、ゲート33の出力が論
理″′0″の次の半サイクルにおいて、可飽和トランス
26は電源VCCs抵抗25.1次巻線N1の下半分、
ゲート32の出力の経路で上記と逆方向に励磁されて、
2次巻線N2に上記と逆方向に電圧を誘起する。この電
圧はダイオード27で整流され、出力端子19 、20
に出力され、る。
ゲート33と13の出力はそれぞれ発振器34の出力θ
とφで制御され、180°の位相差で論理”1nと論理
″0″に切換る。ゲート33の出力が論理″0”、ゲー
ト13の出力が論理″′l”の半サイクルにおいて、可
飽和トランス36は電DIVccs抵抗35.1次巻線
N1の上半分、ゲート33の出力の経路で励磁されて、
2次巻線N2に電圧な誘起する。この電圧はダイオード
38で整流され、出力端子19.20に出力される。
ゲート33の出力が論理“1”、ゲート13の出力が論
理″0″の次の半サイクルにおいて、可飽和トランス3
6は電源VCC%抵抗35.1次巻線N1の下半分、ゲ
ート13の出力の経路で上記と逆方向に励磁されて、2
次巻線N2に上記と逆方向に電圧を誘起する。この電圧
はダイオード3Tで整流され、出力端子19.20に出
力される。    ′出力端子19.20Kflt圧が
出力される場合を論理″″1”、電圧が出力されない場
合を論理°“()“に対応させると、計算機1.2.3
の出力A、B、Cがすべて論理61″の場合は出力端子
19゜20に論理@1″が出力される。
次に、計算機1,2の出力A、Bが論理″1″計算機3
の出力が論理″0°″の場合、前述の通り可飽和トラン
ス16を介して出力端子19.20に論理″′1″が出
力される。−力計算機3の出力Cは論理″′0″である
からゲート32およびゲート33の出力は論理″′1″
を維持する。従って、ゲート22の出力は、計算機2の
出力Bが論理″1”であるから、論理″0”と論理″I
Hに交互に切換わる。この時、可飽和トランス26は1
次巻線N1 の上半分を介して一方向にのみ励磁される
ので飽和する。従って、2次巻線N2に電圧が誘起され
ない。
同様にして、可飽和トランス36の2次巻線N2にも電
圧が誘起されない。
計算機2,3の出力B、Cが論理″111+、計算機1
の出力Aが論理″0″の場合は、可飽和トランス26を
介して出力端子19.20に論理″1”が出力される。
この場合、可飽和トランス16および36の2次巻線N
2には電圧が誘起されない。
また、同様にして計算機3,1の出力C,Aが論理“1
″、計算機2の出力Bが論理″0”の場合は、可飽和ト
ランス36を介して出力端子19゜20に論理11”が
出力される。この場合、可飽和トランス16および26
の2次巻II!N2には電圧が誘起されない。
次に計算機1,2の出力A、Bが論理″′0′′、計算
機3の出力Cが論理″1″の場合、可飽和トランス16
.26.36はいづれも飽和状態となり、2次巻線N2
に電圧が誘起せず出力端子19.20には論理″0″が
出力される。
計算機2,3の出力B、Cが論理II Q N、計算機
1の出力Aが論理″′1”の場合および計算機3.1の
出力C,Aが論理“0”、計算機2の出力Bが論理11
”の場合も、同様に出力端子19゜20には論理″″0
”が出力される。このように、計算機1.2.3の出力
A、B、Cのうち論理″1°゛が論理″0″より1つ多
い場合に、論理″1”を出力し、これKより多数決論理
回路が実現される。
この多数決論理回路は交流信号で動作し、回路素子に短
絡または開放の故障が発生した場合は、交流信号の伝達
ができないので、誤出力が発生することが無い。すなわ
ち、従来の装置にみられた」:うな、いづれか1台の計
算機が論理61″、他の2台のit ′)it機が論理
゛′Onを出力した場合に、誤まって論理111″が出
力されることが無い。つまり、多数決論理に反する動作
を防止できる。
また、上記実施例では2相発振器を3個用いたが□、3
相発振器を1個用いてもよい。この実施例を第3図に示
す。同図において5は3相発振器で、デユーティ比が1
/3.120°位相差のクロックφ□、φ8.φ6を発
生する。19.20.29.30.39.40はダイオ
ードで可飽和トランス16.26.36を相互に絶縁す
るものである。この実施例の動作は上記しまた場合と同
様の多数決論理動作をするものであり、ナントゲートの
使用数の削減、回路構成の簡素化が図れる。
〔発明の効果〕
以上のように、この発明によれば、可飽和トランスを用
いた交流論理素子で多数決論理回路を構成したので、構
成素子の故障により誤動作しない、安全性の高い多数決
論理装置が得られる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による3入力多数決論理装
置のブロック接続図、第2図は他の実施例のブロック接
続図、第3図は従来の3入力多数決論理装置の接続図で
ある。 A、B、Cは入力、14.24.34を11発振器、1
1.13.21.22.32.33はゲート、16.2
6.36は可飽和トランス、5釦j3相発振器。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 3入力のうち2入力以上が示す論理値に対応する多数決
    論理値を出力する多数決論理装置において、一定の位相
    差をもつた複数のクロックを出力する発振器と、この発
    振器のクロックにより上記3入力のそれぞれを開閉する
    ようにこれら各入力に対応して設けた複数のゲートとを
    設け、これら各ゲートを対として、各一対の一方のゲー
    トの出力で一方向の飽和レベルに励磁され、他方のゲー
    トの出力で他方向の飽和レベルに励磁されて、各飽和レ
    ベルが交互に遷移するようにした中間点付きの3組の可
    飽和トランスを設け、これらの可飽和トランスの2次巻
    線の論理和を出力として多数決論理値を得るようにした
    ことを特徴とする3入力多数決論理装置。
JP14820985A 1985-07-08 1985-07-08 3入力多数決論理装置 Pending JPS6210926A (ja)

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