JPS6210926A - ３入力多数決論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は３入力のうち２入力以上が示す論理値に対応
する多数決論理値を得るための３入力多数決論理装置に
関する。

〔従来の技術〕

第３図は例えば米国技術雑誌コントロールエンジニアリ
ング（Ｃ０ＮＴＲ０Ｌ　ＥＮＧＩＮＥＥＲＩＮＧ　）、
９月、１９８１、第２８巻、Ｎ０ＩＯＩＣ記載されてイ
ル従来の３入力多数決論理装置を示すブロック接続図で
あり、図において、１．２．３は計算機で、それぞれに
同一のデータが入力される。４１．４２゜４３．５１．
５２．５３はＰＮＰ形トランジスタ、６１．６２．６３
．７１．７２．７３は抵抗、４は反転増幅器である。ト
ランジスタ４１のエミッタは電源＋ｖｃｃに、ベースは
抵抗６１を介して計算機ＩＫ、またコレクターはトラン
ジスタ５２のエミッタにそれぞれ接続されている。トラ
ンジスタ５２０ペースは抵抗７２を介して計算機２Ｋ。

コレクタは反転増幅器４の入力にそれぞれ接続されてい
る。トランジスタ４２のエミッタは電源＋Ｖｃｃに、ベ
ースは抵抗６２を介して計算機２に、またコレクターは
トランジスタ５３のエミッタにそれぞれ接続されている
。トランジスタ５３のぺ・−スは抵抗１３を介して１１
痒機３に、コレクターは増幅器４の入力にそれぞれ接続
されている。

トランジスタ４３のエミッタは電源＋ＶＣＣに、ベース
は抵抗６３を介してｉｔ算機３に、またコレクターはト
ランジスタ５１のエミッタにそれぞれ接続される。トラ
ンジスタ５１のベースは抵抗７１を介して計算機１に、
コレクターは増幅器４の入力に接続されている。

次に動作について説明する。計算機１．２．３は入力さ
れたデータにもとすいて、各々独立に演算を行ない、そ
の結果の論理信号Ａ、Ｂ、Ｃを各々出力する。説明の都
合上、計算機１．２．３の出力Ａ、Ｂ、Ｃおよび増幅器
４の入力の信号レベルは、論理″１″の時０（Ｖｌ、論
理″′０”の時十Ｖ。Ｃ（■とする。

今、計算機１．２．３の出力Ａ、Ｂ、Ｃが論理°“０″
とすると、トランジスタ４１．４２．４３のベースは順
バイアスされない為に、それぞれ、ＯＦＦの状態を維持
することになり、増幅器４０入力はＱＶ（論理”１”）
、従つ°（その出力は論理＠０″となる。

次に、計算機１，２の出力Ａ、Ｂが論理″′１”、計算
機３の出力Ｃは論理″０″とすると、トランジスタ４１
はベースがＯｖとなり、抵抗６１、計算機１の経路で順
バイアスされるので、ＯＮとなる。つづいて、トランジ
スタ５２もベースがＯＶとなり、トランジスタ４１、抵
抗７２、計算機２の経路で順バイアスされるのでＯＮと
なり、増幅器４０入力には＋Ｖｃｃ　（論理１０″）が
印加される。

従って、その出力は論理１１″となる。

この時、計算機３の出力が論理”０″であるため、トラ
ンジスタ４３および５３はＯＦＦのままである。この結
果、計算機１と２の出力が論理″１″、計算機３の出力
が論理“０”で、増幅器４の出力が論理１１″となる多
数決論理が実現される。

計算機２と３の出力が論理′″１ｎ、計算機１の出力が
論理″０”、また計算機３と１の出力が論理６１″、計
算機２の出力が論理″′０”の場合も、同様にして増幅
器４の出力は論理′″１”となる。

計算機１と２の出力が論理″０”、計算機３の出力が論
理１１″の場合は、トランジスタ４１゜５１．４２．５
２がＯＦＦであるため、増幅器４の入力はＯｖ（論理″
′１″）、従ってその出力は論理″′０”となる。

計算機２と３の出力が論理”０″、計算機１の出力が論
理″１”また計算機３と１の出力が論理”０”、計算機
２の出力が論理“１”の場合も同様にして増幅器４の出
力は論理“０”となり、多数決論理が実現される。

〔発明が解決しようとする問題点〕

従来の多数決論理装置は以上のように構成されているの
で、トランジスタ４１〜４３．５１〜５３が故障した場
合は誤動作する欠点があった。例えば、トランジスタ４
１のエミッタ・コレクタ間が短絡した場合、計算機１．
３の出力が論理″′０”、計算機２の出力が論理″１”
となると、トランジスタ４１．５２を経由して増幅器４
の入力には十Ｖｃｃ　（論理″′０”）が印加されるこ
とＫなり、論理″′１”が誤って出力されるという問題
点があった。

したがって、このような誤動作を避けるためしこ、トラ
ンジスタ４１〜４３．５１〜５３の健全性を保証するた
めの装置を設けることが必要となり、回路を複雑化する
という問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、可飽和トランスを用いた交流論理素子で多
数決論理回路を構成することＫより、構成素子の故障に
よっても誤動作をしない３入力多数決論理装置を得るこ
とを目的とする。

〔問題点を解決するための手段〕 この発明にかかる３入力多数決論理装置は、一定の位相
差の複数クロックを発振器から出力させ、これらのクロ
ックにより３入力を各入力ごとに設けたゲートにおいて
開閉し、これらの各ゲートを対として、各一対の一方の
ゲートの出力で３組の可飽和トランスのそれぞれを一方
向の飽和レベル　　　□に励磁するとともに、他方のゲ
ートの出力で他方向の飽和レベルに励磁し、かつこれら
の各飽和レベルが交互に遷移するよう圧し、前記各可飽
和トランスの２次巻線の論理和を出力として多数決論理
値を得るような構成としたものである。

〔作　用〕

この発明における多数決論理装置は、３入力のうち２つ
の入力が論理“１″、他の入力が論理“０”であるとき
、３組のうち１組の可飽和トランスを介して、これの２
次巻線の論理相出力として論理°°１”を得る。一方、
前記他の入力が論理″０”であるので、その入力を受け
るゲートの出力は論理″１″を維持することＫなり、こ
れら各１のゲートと対になる他方のゲート出力は論理“
１′°と論理“０″を交互に出力し、可飽和トランスが
一方向にのみ励磁されて飽和し、２次巻線に電圧が誘起
されないようＫなる。この結果、３入力のうち論理゛】
”″が論理″ＯＮより１以上多い場合に上記２次巻線の
出力端子に論理６１”が出力され、これにより多数決論
理が実現されるように作用する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１１．２１．２２．３２゜３３．１３はナ
ントゲート、１４．２４．３４は発振器で、１８０°の
位相差を持ったクロックθとφをそれぞれ出力する。ナ
ントゲート１１の出力は、計算機１の出力＾と発振器１
４の出力θとの論理積の否定値Ｃ１をとったものである
。以下同様に、ナントゲート２１の出力は計算機２の出
力Ｂと発振器１４の出力φとの、ナントゲート２２の出
力は計算機２の出力Ｂと発振器２４の出力θとの、ナン
トゲート３２の出力は計算機３の出力Ｃと発振器２４の
出力θとの、ナントゲート３３の出力は計算機３の出力
Ｃと発掘器３４の出力θとの、ナントゲート１３の出力
は計算機１の出力Ａと発振器３４の出力φとの、それぞ
れ論理積の否定値をとったものである。

１６．２６．３６は可飽和トランスで、それぞれ１次巻
線Ｎ１　と２次巻線Ｎ２″′Ｑ構成される。可飽和トラ
ンス１６．２６．３６の１次巻線Ｎ、の各中間点は、そ
れぞれ抵抗１５．２５．３５を介して電ＪｆＶｃｃに接
続され、可飽和トランス１６の１次巻線Ｎｌの両端はそ
れぞれナントゲート１１およびナントゲート２１の出力
に接続されている。

可飽和トランス２６の１次巻線Ｎｌの両端はそれぞれゲ
ート２２およびゲート３２の出力に接続されている。

可飽和トランス３６の１次巻線Ｎ１の両端はそれぞれゲ
ート３３およびゲート１３の出力に接続されている。

可飽和トランス１６０２次巻線Ｎ２の両端はダイオード
１７．１８を介して正極出力端子１９に、中間点は負極
出力端子２０にそれぞれ接続されている。

可飽和トランス２６の２次巻線Ｎ２の両端はダイオード
２７．２８を介して正極出力端子１９に、中間点は負極
出力端子２０にそれぞれ接続されている。

可飽和トランス３６０２次巻ｌ１ＩＮ２の両端はダイオ
ード３７．３８を介して正極出力端子１９に、中間点は
負極出力端子２０にそれぞれ接続されて（する。

次に動作について説明する。今、計算機１，２＃３の出
力Ａ、Ｂ、Ｃの出力が論理″１″とする。

ゲート１１と２１の出力はそれぞれ発振器１４の出力θ
とφで制御され、１８０°の位相差で論理１１”と論理
１０″に切換る。

ゲート１１の出力が論理″０”、ゲート２１の出力が論
理“１”の半サイクルにおいて、可飽和トランス１６は
、電源ＶＣＣ１抵抗１５．１次巻線Ｎ１の上半分、ゲー
ト１１の出力の経路で励磁されて、２次巻線Ｎ２に電圧
を誘起する。この電圧はダイオード１８で整流され、出
力端子１９．２０に出力される。

ゲート１１の出力が論理″′１″、ゲート２１の出力が
論理″０″の次の半サイクルにおいて、可飽和トランス
１６は、電源ＶＣＣＮ抵抗１５．１次巻線Ｎ１の下半分
、ゲート２１の出力の経路で上記と逆方向に励磁されて
、２次巻線Ｎ２に上記と逆方向に電圧を誘起する。この
電圧はダイオード１７で整流され、出力端子１９．２０
に出力される。

ゲート２２と３３の出力はそれぞれ発振器２４の出力θ
とφで制御され、１８０°の位相差で論理６１”と論理
″′０”に切換る。ゲート２２の出力が論理”０″、ゲ
ート３２の出力が論理′°１”の半サイクルにおいて、
可飽和トランス２６は電源ＶＣＣ１抵抗２５．１次巻線
Ｎ１の上半分、ゲート２２の出力の経路で励磁されて、
２次巻線Ｎ２に電圧を誘起する。この電圧はダイオード
２８で整流され、出力端子１９．２０に出力される。

ゲート２２の出力が論理″１″、ゲート３３の出力が論
理″′０″の次の半サイクルにおいて、可飽和トランス
２６は電源ＶＣＣｓ抵抗２５．１次巻線Ｎ１の下半分、
ゲート３２の出力の経路で上記と逆方向に励磁されて、
２次巻線Ｎ２に上記と逆方向に電圧を誘起する。この電
圧はダイオード２７で整流され、出力端子１９　、２０
に出力され、る。

ゲート３３と１３の出力はそれぞれ発振器３４の出力θ
とφで制御され、１８０°の位相差で論理”１ｎと論理
″０″に切換る。ゲート３３の出力が論理″０”、ゲー
ト１３の出力が論理″′ｌ”の半サイクルにおいて、可
飽和トランス３６は電ＤＩＶｃｃｓ抵抗３５．１次巻線
Ｎ１の上半分、ゲート３３の出力の経路で励磁されて、
２次巻線Ｎ２に電圧な誘起する。この電圧はダイオード
３８で整流され、出力端子１９．２０に出力される。

ゲート３３の出力が論理“１”、ゲート１３の出力が論
理″０″の次の半サイクルにおいて、可飽和トランス３
６は電源ＶＣＣ％抵抗３５．１次巻線Ｎ１の下半分、ゲ
ート１３の出力の経路で上記と逆方向に励磁されて、２
次巻線Ｎ２に上記と逆方向に電圧を誘起する。この電圧
はダイオード３Ｔで整流され、出力端子１９．２０に出
力される。　　　　′出力端子１９．２０Ｋｆｌｔ圧が
出力される場合を論理″″１”、電圧が出力されない場
合を論理°“（）“に対応させると、計算機１．２．３
の出力Ａ、Ｂ、Ｃがすべて論理６１″の場合は出力端子
１９゜２０に論理＠１″が出力される。

次に、計算機１，２の出力Ａ、Ｂが論理″１″計算機３
の出力が論理″０°″の場合、前述の通り可飽和トラン
ス１６を介して出力端子１９．２０に論理″′１″が出
力される。−力計算機３の出力Ｃは論理″′０″である
からゲート３２およびゲート３３の出力は論理″′１″
を維持する。従って、ゲート２２の出力は、計算機２の
出力Ｂが論理″１”であるから、論理″０”と論理″Ｉ
Ｈに交互に切換わる。この時、可飽和トランス２６は１
次巻線Ｎ１　の上半分を介して一方向にのみ励磁される
ので飽和する。従って、２次巻線Ｎ２に電圧が誘起され
ない。

同様にして、可飽和トランス３６の２次巻線Ｎ２にも電
圧が誘起されない。

計算機２，３の出力Ｂ、Ｃが論理″１１１＋、計算機１
の出力Ａが論理″０″の場合は、可飽和トランス２６を
介して出力端子１９．２０に論理″１”が出力される。

この場合、可飽和トランス１６および３６の２次巻線Ｎ
２には電圧が誘起されない。

また、同様にして計算機３，１の出力Ｃ，Ａが論理“１
″、計算機２の出力Ｂが論理″０”の場合は、可飽和ト
ランス３６を介して出力端子１９゜２０に論理１１”が
出力される。この場合、可飽和トランス１６および２６
の２次巻ＩＩ！Ｎ２には電圧が誘起されない。

次に計算機１，２の出力Ａ、Ｂが論理″′０′′、計算
機３の出力Ｃが論理″１″の場合、可飽和トランス１６
．２６．３６はいづれも飽和状態となり、２次巻線Ｎ２
に電圧が誘起せず出力端子１９．２０には論理″０″が
出力される。

計算機２，３の出力Ｂ、Ｃが論理ＩＩ　Ｑ　Ｎ、計算機
１の出力Ａが論理″′１”の場合および計算機３．１の
出力Ｃ，Ａが論理“０”、計算機２の出力Ｂが論理１１
”の場合も、同様に出力端子１９゜２０には論理″″０
”が出力される。このように、計算機１．２．３の出力
Ａ、Ｂ、Ｃのうち論理″１°゛が論理″０″より１つ多
い場合に、論理″１”を出力し、これＫより多数決論理
回路が実現される。

この多数決論理回路は交流信号で動作し、回路素子に短
絡または開放の故障が発生した場合は、交流信号の伝達
ができないので、誤出力が発生することが無い。すなわ
ち、従来の装置にみられた」：うな、いづれか１台の計
算機が論理６１″、他の２台のｉｔ　′）ｉｔ機が論理
゛′Ｏｎを出力した場合に、誤まって論理１１１″が出
力されることが無い。つまり、多数決論理に反する動作
を防止できる。

また、上記実施例では２相発振器を３個用いたが□、３
相発振器を１個用いてもよい。この実施例を第３図に示
す。同図において５は３相発振器で、デユーティ比が１
／３．１２０°位相差のクロックφ□、φ８．φ６を発
生する。１９．２０．２９．３０．３９．４０はダイオ
ードで可飽和トランス１６．２６．３６を相互に絶縁す
るものである。この実施例の動作は上記しまた場合と同
様の多数決論理動作をするものであり、ナントゲートの
使用数の削減、回路構成の簡素化が図れる。

〔発明の効果〕

以上のように、この発明によれば、可飽和トランスを用
いた交流論理素子で多数決論理回路を構成したので、構
成素子の故障により誤動作しない、安全性の高い多数決
論理装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による３入力多数決論理装
置のブロック接続図、第２図は他の実施例のブロック接
続図、第３図は従来の３入力多数決論理装置の接続図で
ある。 Ａ、Ｂ、Ｃは入力、１４．２４．３４を１１発振器、１
１．１３．２１．２２．３２．３３はゲート、１６．２
６．３６は可飽和トランス、５釦ｊ３相発振器。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ３入力のうち２入力以上が示す論理値に対応する多数決
   論理値を出力する多数決論理装置において、一定の位相
   差をもつた複数のクロックを出力する発振器と、この発
   振器のクロックにより上記３入力のそれぞれを開閉する
   ようにこれら各入力に対応して設けた複数のゲートとを
   設け、これら各ゲートを対として、各一対の一方のゲー
   トの出力で一方向の飽和レベルに励磁され、他方のゲー
   トの出力で他方向の飽和レベルに励磁されて、各飽和レ
   ベルが交互に遷移するようにした中間点付きの３組の可
   飽和トランスを設け、これらの可飽和トランスの２次巻
   線の論理和を出力として多数決論理値を得るようにした
   ことを特徴とする３入力多数決論理装置。