JPS6210397B2 - - Google Patents
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- JPS6210397B2 JPS6210397B2 JP54136769A JP13676979A JPS6210397B2 JP S6210397 B2 JPS6210397 B2 JP S6210397B2 JP 54136769 A JP54136769 A JP 54136769A JP 13676979 A JP13676979 A JP 13676979A JP S6210397 B2 JPS6210397 B2 JP S6210397B2
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- Japan
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- circuit
- signal
- counting
- timing
- level
- Prior art date
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G9/00—Visual time or date indication means
- G04G9/08—Visual time or date indication means by building-up characters using a combination of indicating elements, e.g. by using multiplexing techniques
- G04G9/082—Visual time or date indication means by building-up characters using a combination of indicating elements, e.g. by using multiplexing techniques using multiplexing techniques
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は基準信号を分周及び計数して時刻、日
付等をデジタル表示する電子時計に関し、特に消
費電力を減少させた電子時計回路の改良に関す
る。
付等をデジタル表示する電子時計に関し、特に消
費電力を減少させた電子時計回路の改良に関す
る。
一般に電子時計は、水晶を用いた基準信号発生
回路の基準信号を分周回路で分周し、分周して得
られた信号を秒、分、時、日等に各々対応して従
続接続された計数回路で計数し、その計数内容を
各々計数回路に接続されたデコーダーでセグメン
ト信号に変換し、表示装置で表示するものであ
る。
回路の基準信号を分周回路で分周し、分周して得
られた信号を秒、分、時、日等に各々対応して従
続接続された計数回路で計数し、その計数内容を
各々計数回路に接続されたデコーダーでセグメン
ト信号に変換し、表示装置で表示するものであ
る。
表示装置には消費電流の少ない液晶表示装置が
用いられるが、電子回路に於いては、高周波動作
する回路をできるだけ低電圧で駆動する様構成さ
れ、電子時計全体としての消費電力を減少してい
る。
用いられるが、電子回路に於いては、高周波動作
する回路をできるだけ低電圧で駆動する様構成さ
れ、電子時計全体としての消費電力を減少してい
る。
しかし、計数回路の各々にはデコーダーが接続
されているため、デコーダーを構成する素子が多
く、電流を減少させるための障害となつており、
更に集積回路化する場合にチツプ面積が大きくな
る欠点を有していた。
されているため、デコーダーを構成する素子が多
く、電流を減少させるための障害となつており、
更に集積回路化する場合にチツプ面積が大きくな
る欠点を有していた。
本発明は上述した欠点に鑑みて為されたもので
あり、各計数回路のデコーダーを共通化し、消費
電流を減少した電子時計を提供するものである。
あり、各計数回路のデコーダーを共通化し、消費
電流を減少した電子時計を提供するものである。
以下図面を参照して本発明を詳述する。
第１図は本発明の実施例を示すブロツク図であ
る。
る。
１は水晶振動子を用いて32768Hzの基準信号を作
る基準信号発生回路、２は基準信号を分周し１Hz
の秒信号secを得る分周回路、３，４，５，６，
７は秒計数回路、分計数回路、時計数回路、日計
数回路、月計数回路であり、微分回路８を介して
従続接続されている。９〜１８はゲート、１９は
計数内容をセグメント信号に変換するデコーダ
ー、２０〜２５はセグメント信号を記憶し液晶表
示装置のセグメントを駆動するラツチ回路群、２
６はゲート９〜１８を制御するタイミング回路、
２７はタイミング回路２６を制御するタイミング
制御回路、２８はスイツチ入力回路、２９は各種
時計機能を制御するモードコントロール回路であ
る。
る基準信号発生回路、２は基準信号を分周し１Hz
の秒信号secを得る分周回路、３，４，５，６，
７は秒計数回路、分計数回路、時計数回路、日計
数回路、月計数回路であり、微分回路８を介して
従続接続されている。９〜１８はゲート、１９は
計数内容をセグメント信号に変換するデコーダ
ー、２０〜２５はセグメント信号を記憶し液晶表
示装置のセグメントを駆動するラツチ回路群、２
６はゲート９〜１８を制御するタイミング回路、
２７はタイミング回路２６を制御するタイミング
制御回路、２８はスイツチ入力回路、２９は各種
時計機能を制御するモードコントロール回路であ
る。
基準信号発生回路１はＣ―MOSインバータに
水晶振動子を帰還させた構造であり、32768Hzの
発振を行なわせ、基準信号を得る。基準信号の印
加された分周回路２はＴ形フリツプフロツプが15
個従続接続されて成り、１Hzの秒信号Secを作る
と共に、途中の分周段から信号φ１，φ２，φ
３，φ４，φ５が取り出され、、信号φ１〜φ４
はタイミング回路２６に印加され、信号φ５はタ
イミング制御回路２７に印加されている。計数回
路３〜７は微分回路８を介して従続接続され、秒
計数回路３及び分計数回路４は一の位の10進計数
回路と十の位の６進計数回路とから構成され、時
計数回路５及び月計数回路７は一の位の10進計数
回路と十の位の２進計数回路とから構成され、日
計数回路６は一の位の10進計数回路と４進計数回
路とから構成されるが大の月及び小の月が予じめ
プログラムされている。これら計数回路３〜７に
は一の位及び十の位に各々対応したゲート９〜１
８が設けられ、計数内容はすべて対応するゲート
９〜１８に印加されている。ゲート９〜１８はタ
イミング回路２６からのタイミング信号t1〜t6に
依つて開閉が制御され、ゲート９〜１８の出力は
４ビツトの共通ライン３０に送出される。デコー
ダー１９は４ビツトの共通ライン３０の信号を７
本のセグメント信号に変換し、セグメント信号ラ
イン３１を介してラツチ回路群２０〜２５に印加
する。ラツチ回路群２０〜２５はタイミング回路
２６からのタイミング信号t1′〜t6′に依つて制御
され、順次セグメント信号を記憶するものであ
り、ラツチ回路群２０は秒の一の位、ラツチ回路
群２１は秒の十の位、ラツチ回路群２２は分ある
いは日の一の位、ラツチ回路群２３は分あるいは
日の十の位、ラツチ回路群２４は時あるいは月の
一の位、ラツチ回路群２５は時あるいは月の十の
位のセグメント信号を記憶し、各ラツチ回路群２
０〜２５は液晶表示装置のデジツトに対応してい
る。
水晶振動子を帰還させた構造であり、32768Hzの
発振を行なわせ、基準信号を得る。基準信号の印
加された分周回路２はＴ形フリツプフロツプが15
個従続接続されて成り、１Hzの秒信号Secを作る
と共に、途中の分周段から信号φ１，φ２，φ
３，φ４，φ５が取り出され、、信号φ１〜φ４
はタイミング回路２６に印加され、信号φ５はタ
イミング制御回路２７に印加されている。計数回
路３〜７は微分回路８を介して従続接続され、秒
計数回路３及び分計数回路４は一の位の10進計数
回路と十の位の６進計数回路とから構成され、時
計数回路５及び月計数回路７は一の位の10進計数
回路と十の位の２進計数回路とから構成され、日
計数回路６は一の位の10進計数回路と４進計数回
路とから構成されるが大の月及び小の月が予じめ
プログラムされている。これら計数回路３〜７に
は一の位及び十の位に各々対応したゲート９〜１
８が設けられ、計数内容はすべて対応するゲート
９〜１８に印加されている。ゲート９〜１８はタ
イミング回路２６からのタイミング信号t1〜t6に
依つて開閉が制御され、ゲート９〜１８の出力は
４ビツトの共通ライン３０に送出される。デコー
ダー１９は４ビツトの共通ライン３０の信号を７
本のセグメント信号に変換し、セグメント信号ラ
イン３１を介してラツチ回路群２０〜２５に印加
する。ラツチ回路群２０〜２５はタイミング回路
２６からのタイミング信号t1′〜t6′に依つて制御
され、順次セグメント信号を記憶するものであ
り、ラツチ回路群２０は秒の一の位、ラツチ回路
群２１は秒の十の位、ラツチ回路群２２は分ある
いは日の一の位、ラツチ回路群２３は分あるいは
日の十の位、ラツチ回路群２４は時あるいは月の
一の位、ラツチ回路群２５は時あるいは月の十の
位のセグメント信号を記憶し、各ラツチ回路群２
０〜２５は液晶表示装置のデジツトに対応してい
る。
タイミング回路２６は一種のデコーダーであ
り、分周回路２からの信号φ１，φ２，φ３，φ
４を入力してゲート９〜１８の開閉を制御するタ
イミング信号t1〜t6及びラツチ回路群２０〜２５
を制御するタイミング信号t1′〜t2′を作ると共に
計数回路３〜７間に設けられた微分回路８の動作
を制御する信号φ2′を出力する。このタイミング
回路２６はタイミング制御回路２７に依つて動作
が制御される。タイミング制御回路２７には分周
回路２から信号φ５が印加されると共に秒信号
Sec及びモードコントロール回路２９からスイツ
チSW1，SW2及びSW3のいずれかが閉成されてい
る場合に出力されるスイツチ信号Sk1が印加さ
れ、秒信号Sec及びスイツチ信号Sk1が入力され
た時タイミング制御信号φ5cを出力し、タイミン
グ回路２６を制御する。スイツチ入力回路２８は
スイツチSW1，SW2及びSW3のチヤタリング防止
及びスイツチSW1，SW2、SW3の開閉状態を検出
し、その情報をモードコントロール回路２９に印
加する。モードコントロール回路２９は時計の機
能即ち時刻表示、月日表示、修正等をスイツチ入
力回路２８からの情報に依つて制御するものであ
り、スイツチSW１が閉成されたときには時刻表
示と月日表示の切換えを行い、スイツチSW２が
閉成されたときには修正モード及び修正桁の選択
を行い、スイツチSW３が閉成されたときには修
正の実行を行う。更に、スイツチSW1，SW2及び
SW3のいずれかが閉成された場合に出力されるス
イツチ信号SK1がタイミング制御回路２７に印加
され、時刻表示と月日表示の切換を制御するスイ
ツチ信号SK2はゲート９〜１８に各々印加されて
いる。
り、分周回路２からの信号φ１，φ２，φ３，φ
４を入力してゲート９〜１８の開閉を制御するタ
イミング信号t1〜t6及びラツチ回路群２０〜２５
を制御するタイミング信号t1′〜t2′を作ると共に
計数回路３〜７間に設けられた微分回路８の動作
を制御する信号φ2′を出力する。このタイミング
回路２６はタイミング制御回路２７に依つて動作
が制御される。タイミング制御回路２７には分周
回路２から信号φ５が印加されると共に秒信号
Sec及びモードコントロール回路２９からスイツ
チSW1，SW2及びSW3のいずれかが閉成されてい
る場合に出力されるスイツチ信号Sk1が印加さ
れ、秒信号Sec及びスイツチ信号Sk1が入力され
た時タイミング制御信号φ5cを出力し、タイミン
グ回路２６を制御する。スイツチ入力回路２８は
スイツチSW1，SW2及びSW3のチヤタリング防止
及びスイツチSW1，SW2、SW3の開閉状態を検出
し、その情報をモードコントロール回路２９に印
加する。モードコントロール回路２９は時計の機
能即ち時刻表示、月日表示、修正等をスイツチ入
力回路２８からの情報に依つて制御するものであ
り、スイツチSW１が閉成されたときには時刻表
示と月日表示の切換えを行い、スイツチSW２が
閉成されたときには修正モード及び修正桁の選択
を行い、スイツチSW３が閉成されたときには修
正の実行を行う。更に、スイツチSW1，SW2及び
SW3のいずれかが閉成された場合に出力されるス
イツチ信号SK1がタイミング制御回路２７に印加
され、時刻表示と月日表示の切換を制御するスイ
ツチ信号SK2はゲート９〜１８に各々印加されて
いる。
第２図は第１図に示したブロツク図に於けるタ
イミング回路２６及びタイミング制御回路２７の
論理回路図である。
イミング回路２６及びタイミング制御回路２７の
論理回路図である。
タイミング回路２６はNANDゲート３２〜３
５、インパータ３６〜３９、NORゲート４０〜
４５及びANDゲート４６〜５１から構成され、
NANDゲート３２〜３５の一方の端子に分周回路
２からの信号φ１，φ２、φ３、φ４が各々印加
され、また他方の端子にはタイミング制御回路２
７のタイミング制御信号φ5cが印加される。
NANDゲート３３〜３５の出力及びその出力が接
続されたインバータ３７〜３９の出力は第２図に
示す如くNORゲート４０〜４５に接続されてお
り、NORゲート４０〜４５の出力は各々タイミ
ング信号t1〜t6として出力され、更にNORゲート
４０〜４５の出力は対応するANDゲート４６〜
５１に接続され、またANDゲート４６〜５１に
はNANDゲート３２のインバータ３６を介した出
力が印加されている。一方微分回路８を制御する
信号φ2′はNANDゲート３３のインバータ３７を
介して出力される信号である。
５、インパータ３６〜３９、NORゲート４０〜
４５及びANDゲート４６〜５１から構成され、
NANDゲート３２〜３５の一方の端子に分周回路
２からの信号φ１，φ２、φ３、φ４が各々印加
され、また他方の端子にはタイミング制御回路２
７のタイミング制御信号φ5cが印加される。
NANDゲート３３〜３５の出力及びその出力が接
続されたインバータ３７〜３９の出力は第２図に
示す如くNORゲート４０〜４５に接続されてお
り、NORゲート４０〜４５の出力は各々タイミ
ング信号t1〜t6として出力され、更にNORゲート
４０〜４５の出力は対応するANDゲート４６〜
５１に接続され、またANDゲート４６〜５１に
はNANDゲート３２のインバータ３６を介した出
力が印加されている。一方微分回路８を制御する
信号φ2′はNANDゲート３３のインバータ３７を
介して出力される信号である。
タイミング制御回路２７はラツチ回路５３，５
２、NORゲート５４，５５、NORゲート５６及
びインバータ５７とから構成されており、ラツチ
回路５２の入力Ｌには分周回路２から秒信号Sec
が印加され、NORゲート５４の入力にはラツチ
回路５２の出力と秒信号Secが印加されてい
る。一方ラツチ回路５３の入力Ｌにはスイツチ信
号Sk1が印加され、NORゲート５５の入力にはラ
ツチ回路５３の出力及びスイツチ信号Sk1が印
加されている。またラツチ回路５２，５３の入力
φには共に信号φ５が印加される。これらは一種
の微分回路を形成するものである。NORゲート
５４，５５の出力は共にNORゲート５６に印加
され、その出力はインバータ５７を介してタイミ
ング制御信号φ5cとしてNANDゲート３２〜３５
に印加されている。
２、NORゲート５４，５５、NORゲート５６及
びインバータ５７とから構成されており、ラツチ
回路５２の入力Ｌには分周回路２から秒信号Sec
が印加され、NORゲート５４の入力にはラツチ
回路５２の出力と秒信号Secが印加されてい
る。一方ラツチ回路５３の入力Ｌにはスイツチ信
号Sk1が印加され、NORゲート５５の入力にはラ
ツチ回路５３の出力及びスイツチ信号Sk1が印
加されている。またラツチ回路５２，５３の入力
φには共に信号φ５が印加される。これらは一種
の微分回路を形成するものである。NORゲート
５４，５５の出力は共にNORゲート５６に印加
され、その出力はインバータ５７を介してタイミ
ング制御信号φ5cとしてNANDゲート３２〜３５
に印加されている。
この第２図に示した回路に於いて、分周回路２
からの信号φ１〜φ５は例えば512Hz、256Hz、
128Hz、64Hz、32Hzを用いる。信号φ５の印加さ
れたタイミング制御回路２７は第５図に示す如く
動作する。即ち信号φ５に同期して秒信号Secが
“１”レベルから“０”レベルになつた時、信号
φ５は“１”レベルから“０”レベルに同時に変
化するため、ラツチ回路５２は前の状態を保持し
て秒信号Secを入力せず、出力は“０”レベル
となつたままとなる。ラツチ回路５２は次に信号
φ５が“０”レベルから“１”レベルになつた時
始めて秒信号Secを入力して反転し、出力を
“１”レベルにする。一方秒信号Secが“０”レ
ベルから“１”レベルに反転した時、ラツチ回路
５２は信号φ５が“０”レベルであるため前の状
態（即ち出力が“１”レベル）を保持する。次
に信号φ５が“１”レベルになり、ラツチ回路５
２が反転した時にはすでに秒信号Secは“１”レ
ベルとなつている。従つてNORゲート５６及び
インバータ５７を介して出力されるタイミング制
御信号φ5cは秒信号Secが“１”レベルから
“０”レベルになつた時、信号φ５のパルスと同
じ期間のみ“１”レベルとなる信号である。
からの信号φ１〜φ５は例えば512Hz、256Hz、
128Hz、64Hz、32Hzを用いる。信号φ５の印加さ
れたタイミング制御回路２７は第５図に示す如く
動作する。即ち信号φ５に同期して秒信号Secが
“１”レベルから“０”レベルになつた時、信号
φ５は“１”レベルから“０”レベルに同時に変
化するため、ラツチ回路５２は前の状態を保持し
て秒信号Secを入力せず、出力は“０”レベル
となつたままとなる。ラツチ回路５２は次に信号
φ５が“０”レベルから“１”レベルになつた時
始めて秒信号Secを入力して反転し、出力を
“１”レベルにする。一方秒信号Secが“０”レ
ベルから“１”レベルに反転した時、ラツチ回路
５２は信号φ５が“０”レベルであるため前の状
態（即ち出力が“１”レベル）を保持する。次
に信号φ５が“１”レベルになり、ラツチ回路５
２が反転した時にはすでに秒信号Secは“１”レ
ベルとなつている。従つてNORゲート５６及び
インバータ５７を介して出力されるタイミング制
御信号φ5cは秒信号Secが“１”レベルから
“０”レベルになつた時、信号φ５のパルスと同
じ期間のみ“１”レベルとなる信号である。
またラツチ回路５３の入力Ｌに印加されるスイ
ツチ信号Sk1はスイツチSW1，SW2，SW3が開成
している場合には“１”レベルとなつており、ス
イツチSW1，SW2，SW3が閉成された場合に
“０”レベルとなるものであり、従つて前述と同
様にスイツチ信号Sk1が“１”レベルから“０”
レベルに反転したときのみ信号φ５の周期の1/2
周期だけ“１”となるタイミング制御信号φ5cが
出力される。
ツチ信号Sk1はスイツチSW1，SW2，SW3が開成
している場合には“１”レベルとなつており、ス
イツチSW1，SW2，SW3が閉成された場合に
“０”レベルとなるものであり、従つて前述と同
様にスイツチ信号Sk1が“１”レベルから“０”
レベルに反転したときのみ信号φ５の周期の1/2
周期だけ“１”となるタイミング制御信号φ5cが
出力される。
従つてタイミング制御信号φ5cは秒信号Secが
“０”レベルになつた時、あるいはスイツチ
SW1、SW2及びSW3のいずれかが閉成された時に
“１”レベルが出力されるものである。尚秒信号
Secを計数する計数回路３〜７は秒信号Secが
“１”レベルから“０”レベルに反転した時に計
数動作をするものである。
“０”レベルになつた時、あるいはスイツチ
SW1、SW2及びSW3のいずれかが閉成された時に
“１”レベルが出力されるものである。尚秒信号
Secを計数する計数回路３〜７は秒信号Secが
“１”レベルから“０”レベルに反転した時に計
数動作をするものである。
一方タイミング回路２６は第６図に示される如
く動作する。分周回路２から印加される信号φ１
〜φ４は第６図の如く1/2づつ分周されたもので
あり、NANDゲート３２〜３５に印加される。今
タイミング制御信号φ5cが“１”レベルになると
NANDゲート３３〜３５が開かれ、その出力は信
号φ２、φ３、φ４となる。NORゲート４０〜
４５は第２図の如く結線されているため、NOR
ゲート４０〜４５の出力即ちタイミング信号t1〜
t6には信号φ２のパルス幅と等しい期間“１”レ
ベルとなる単一のパルスが順次時分割的に出力さ
れる。このタイミング信号t1〜t6のパルスはタイ
ミング制御信号φ5cが“１”レベルとなつている
期間に１個だけ出力されるもので、タイミング制
御信号φ5cが“０”レベルになると、信号φ２、
φ３、φ４はNANDゲート３３〜３５に依つて遮
断されるため、タイミング信号t2〜t6はすべて
“０”となるが、タイミング信号t1だけはNORゲ
ート４０の入力がすべてインバータ３７〜３９に
接続されるためタイミング制御回路φ5cが“０”
レベルに反転すると同時に“１”レベルとなるも
のである。これはタイミング制御信号φ5cが
“１”レベルの間、即ちスイツチSW1，SW2及び
SW3が閉成されてない時及び秒信号Secに依り計
数回路３〜７が変化しない時に、共通ライン３０
に秒計数回路３の計数内容を出力しておくためで
ある。
く動作する。分周回路２から印加される信号φ１
〜φ４は第６図の如く1/2づつ分周されたもので
あり、NANDゲート３２〜３５に印加される。今
タイミング制御信号φ5cが“１”レベルになると
NANDゲート３３〜３５が開かれ、その出力は信
号φ２、φ３、φ４となる。NORゲート４０〜
４５は第２図の如く結線されているため、NOR
ゲート４０〜４５の出力即ちタイミング信号t1〜
t6には信号φ２のパルス幅と等しい期間“１”レ
ベルとなる単一のパルスが順次時分割的に出力さ
れる。このタイミング信号t1〜t6のパルスはタイ
ミング制御信号φ5cが“１”レベルとなつている
期間に１個だけ出力されるもので、タイミング制
御信号φ5cが“０”レベルになると、信号φ２、
φ３、φ４はNANDゲート３３〜３５に依つて遮
断されるため、タイミング信号t2〜t6はすべて
“０”となるが、タイミング信号t1だけはNORゲ
ート４０の入力がすべてインバータ３７〜３９に
接続されるためタイミング制御回路φ5cが“０”
レベルに反転すると同時に“１”レベルとなるも
のである。これはタイミング制御信号φ5cが
“１”レベルの間、即ちスイツチSW1，SW2及び
SW3が閉成されてない時及び秒信号Secに依り計
数回路３〜７が変化しない時に、共通ライン３０
に秒計数回路３の計数内容を出力しておくためで
ある。
更にタイミング信号t1〜t6はANDゲート４６〜
５１に依つてタイミング制御信号φ5cが“１”レ
ベルの期間NANDゲート３２及びインバータ３６
を介して出力される信号φ１と論理積が取られ
る。
５１に依つてタイミング制御信号φ5cが“１”レ
ベルの期間NANDゲート３２及びインバータ３６
を介して出力される信号φ１と論理積が取られ
る。
従つててタイミング信号t1′〜t6′は第６図の如
く、タイミング信号t1〜t6に対応してそのパルス
期間中の後半に“１”レベルとなる信号となる。
く、タイミング信号t1〜t6に対応してそのパルス
期間中の後半に“１”レベルとなる信号となる。
タイミング制御信号φ5cが“０”レベルになる
とNANDゲート３２は信号φ１を遮遮断するた
め、インバータ３６の出力は“０”レベルとな
り、ANDゲート４６〜５１は遮断されるのでタ
イミング信号t1′〜t6′はすべて“０”レベルとな
る。
とNANDゲート３２は信号φ１を遮遮断するた
め、インバータ３６の出力は“０”レベルとな
り、ANDゲート４６〜５１は遮断されるのでタ
イミング信号t1′〜t6′はすべて“０”レベルとな
る。
微分回路８を制御する信号φ2′はタイミング制
御信号φ5cが“１”レベルの期間のみ信号φ２が
出力されるものであり、その他の期間では“０”
レベルとなつている。
御信号φ5cが“１”レベルの期間のみ信号φ２が
出力されるものであり、その他の期間では“０”
レベルとなつている。
第３図は第１図に示されたラツチ回路群２０〜
２５の１つを示す論理回路図であり、７個のラツ
チ回路５８と７個のエクスクルーシブオアゲート
（以下Ｅ―ORゲーートと呼ぶ）５９とから成り、
ラツチ回路群２０〜２５はすべて同一の構成であ
る。
２５の１つを示す論理回路図であり、７個のラツ
チ回路５８と７個のエクスクルーシブオアゲート
（以下Ｅ―ORゲーートと呼ぶ）５９とから成り、
ラツチ回路群２０〜２５はすべて同一の構成であ
る。
ラツチ回路５８の入力Ｌにはデコーダ１９から
の７セグメント信号ａ〜ｇがセグメント共通ライ
ン３１を介して印加され、入力φにはタイミング
信号t1′〜t6′のいずれかが印加される。例えばこ
の第３図に示した回路が秒の一の位を記憶するラ
ツチ回路群２０であればタイミング信号t1′が印
加される。ラツチ回路５８は入力φが“１”レベ
ルになつた時セグメント信号ａ〜ｇを記憶し、そ
の内容は出力Ｑから対応するＥ―ORゲート５９
の一方の入力に印加される。Ｅ―ORゲート５９
の他方の入力には液晶表示装置を交番駆動するた
めの駆動信号が印加され、Ｅ―ORゲート５９の
出力信号a′〜g′は液晶表示装置の対応するデジツ
トの対応するセグメント電極に接続される。従つ
てラツチ回路５８の出力Ｑが“１”レベルであれ
ばＥ―ORゲート５９から駆動信号と同相の交番
信号が出力され、出力Ｑが“０”レベルであれば
逆相の交番信号が出力され、液晶表示装置が駆動
される。
の７セグメント信号ａ〜ｇがセグメント共通ライ
ン３１を介して印加され、入力φにはタイミング
信号t1′〜t6′のいずれかが印加される。例えばこ
の第３図に示した回路が秒の一の位を記憶するラ
ツチ回路群２０であればタイミング信号t1′が印
加される。ラツチ回路５８は入力φが“１”レベ
ルになつた時セグメント信号ａ〜ｇを記憶し、そ
の内容は出力Ｑから対応するＥ―ORゲート５９
の一方の入力に印加される。Ｅ―ORゲート５９
の他方の入力には液晶表示装置を交番駆動するた
めの駆動信号が印加され、Ｅ―ORゲート５９の
出力信号a′〜g′は液晶表示装置の対応するデジツ
トの対応するセグメント電極に接続される。従つ
てラツチ回路５８の出力Ｑが“１”レベルであれ
ばＥ―ORゲート５９から駆動信号と同相の交番
信号が出力され、出力Ｑが“０”レベルであれば
逆相の交番信号が出力され、液晶表示装置が駆動
される。
第４図は第１図に示したブロツク図の微分回路
８の論理回路図であり、例えば秒計数回路３と分
計数回路４との間に設けられた微分回路８を示
す。
８の論理回路図であり、例えば秒計数回路３と分
計数回路４との間に設けられた微分回路８を示
す。
微分回路８はラツチ回路６０、NORゲート６
１及びNORゲート６２とから成り、ラツチ回路
６０の入力Ｌには秒計数回路３の最終段の出力が
印加され、入力φにはタイミング回路２６から信
号φ2′が印加される。出力及び秒計数回路３の
出力はNORゲート６１に印加され、その出力及
び分計数回路４の計数内容を修正するための修正
信号がNORゲート６４を介して分計数回路４の
初段に印加される。
１及びNORゲート６２とから成り、ラツチ回路
６０の入力Ｌには秒計数回路３の最終段の出力が
印加され、入力φにはタイミング回路２６から信
号φ2′が印加される。出力及び秒計数回路３の
出力はNORゲート６１に印加され、その出力及
び分計数回路４の計数内容を修正するための修正
信号がNORゲート６４を介して分計数回路４の
初段に印加される。
秒計数回路３の出力は秒信号Secを60個計数す
る途中で‘１”レベルになり60個計数した時
“０”レベルに反転するものであり、従つて微分
回路８を介さずに修正信号と論理和を取ると、秒
計数回路３の出力が“１”レベルにある場合に修
正信号が分計数回路４に入力されないので、微分
回路８を設ける必要がある。。
る途中で‘１”レベルになり60個計数した時
“０”レベルに反転するものであり、従つて微分
回路８を介さずに修正信号と論理和を取ると、秒
計数回路３の出力が“１”レベルにある場合に修
正信号が分計数回路４に入力されないので、微分
回路８を設ける必要がある。。
秒計数回路３の出力が“０”レベルになつた
時、信号φ2′は分周回路２からの信号φ２と同同
じ信号となるが、この時点では“０”レベルであ
るためラツチ回路６０は前の状態を保持し出力
は“０”レベルであり、信号φ2′が“１”レベル
になるとラツチ回路６０は反転し出力は“１”
レベルとなる。従つてNORゲート６１の出力は
秒計数回路３の出力が“０”レベルになつた時か
らラツチ回路６０の出力が“１”レベルとなる時
までの期間“１”レベルとなる桁上げ信号とな
る。この桁上げ信号はNORゲート６２を介して
反転され分計数回路４に印加され、分計数回路４
を歩進させる。尚“１”レベルとなつたラツチ回
路６０の出力はタイミング制御信号φ5cが
“０”レベルになつて信号φ2′が“０”になつた
時点では“１”レベルのままであり、秒計数回路
３の出力が計数途中で“１”レベルになつた時に
“０”レベルに反転する。このときNORゲート６
２からパルスは出力されない。
時、信号φ2′は分周回路２からの信号φ２と同同
じ信号となるが、この時点では“０”レベルであ
るためラツチ回路６０は前の状態を保持し出力
は“０”レベルであり、信号φ2′が“１”レベル
になるとラツチ回路６０は反転し出力は“１”
レベルとなる。従つてNORゲート６１の出力は
秒計数回路３の出力が“０”レベルになつた時か
らラツチ回路６０の出力が“１”レベルとなる時
までの期間“１”レベルとなる桁上げ信号とな
る。この桁上げ信号はNORゲート６２を介して
反転され分計数回路４に印加され、分計数回路４
を歩進させる。尚“１”レベルとなつたラツチ回
路６０の出力はタイミング制御信号φ5cが
“０”レベルになつて信号φ2′が“０”になつた
時点では“１”レベルのままであり、秒計数回路
３の出力が計数途中で“１”レベルになつた時に
“０”レベルに反転する。このときNORゲート６
２からパルスは出力されない。
次に第１図に示したブロツク図に於ける動作を
第２図〜第６図を参照して説明する。
第２図〜第６図を参照して説明する。
分周回路２が基準信号を分周し秒信号Secが
“１”レベルから“０”レベルになつた場合、タ
イミング制御回路２７は前述した如くタイミング
制御信号φ5cを分周回路路２からの信号φ５のパ
ルス期間と同じ期間だけ“１”とする。このとき
タイミング回路２６からの信号φ2′が微分回路８
に印加されるため、微分回路８は動作状態にな
り、秒信号Secの“０”レベルの反転は微分され
て秒計数回路３に印加される。秒計数回路３は計
数内容が１歩進し、もし桁上げがあるととすれば
秒計数回路３の最終段の出力が更に微分回路８で
微分され、桁上げパルスが分計数回路４に印加さ
れる。以下同様に時計数回路５、日計数回路６、
月計数回路７の計数内容は桁上げがあれば歩進さ
れる。
“１”レベルから“０”レベルになつた場合、タ
イミング制御回路２７は前述した如くタイミング
制御信号φ5cを分周回路路２からの信号φ５のパ
ルス期間と同じ期間だけ“１”とする。このとき
タイミング回路２６からの信号φ2′が微分回路８
に印加されるため、微分回路８は動作状態にな
り、秒信号Secの“０”レベルの反転は微分され
て秒計数回路３に印加される。秒計数回路３は計
数内容が１歩進し、もし桁上げがあるととすれば
秒計数回路３の最終段の出力が更に微分回路８で
微分され、桁上げパルスが分計数回路４に印加さ
れる。以下同様に時計数回路５、日計数回路６、
月計数回路７の計数内容は桁上げがあれば歩進さ
れる。
この計数動作と同時にタイミング制御信号φ5c
に依つてタイミング回路２６からタイミング信号
t1〜t6及びt1′〜t6′が出力される。今時刻表示モー
ドである場合、モードコントロール回路２９から
のスイツク信号SK2によりゲート１５〜１８はた
とえタイミング信号t3〜t6が印加されても開成し
ない状態になり、一方ゲート９〜１４はタイミン
グ信号t1〜t6に依つて開閉可能な状態になる。タ
イミング信号t1の“１”レベルがゲート９に印加
されるとゲート９は開成され、秒計数回路３の一
の位の計数内容がゲート９を介して共通ライン３
０に送出され、デコーダー１９に依つてセグメン
ト信号に変換される。このセグメント信号はセグ
メント信号ライン３１を介してラツチ回路群２０
〜２５に印加される。この時ラツチ回路群２０に
はタイミング信号t1の“１”レベルとなつている
期間の後半に“１”レベルとなるタイミンング信
号t1′が印加されるため、セグメント信号はラツ
チ回路群２０のみに記憶され、液晶表示装置には
その記憶された数字が表示される。次にタイミン
グ信号t1が“０”レベルになり、タイミング信号
t2が“１”レベルになると、ゲート９は遮断さ
れ、ゲート１０が開成する。従つて共通ライン３
０には秒計数回路３の十の位の計数内容が送出さ
れ、デコーダー１９からその変換されたセグメン
ト信号が出力される。この時タイミング信号
t2′がタイミング信号t2の“１”レベルとなる期間
の後半に“１”となるため今度はラツチ回路群２
１がセグメント信号を記憶し、液晶表示装置の対
応するデジツトに数字を表示する。以下同様にし
て、共通ライン３０には順次分計数回路４及び時
計数回路５の計数内容が時分割で送出され、変換
されたセグメント信号は順次ラツチ回路群２２〜
２５に記憶され、対応する液晶表示装置のデジツ
トに表示される。
に依つてタイミング回路２６からタイミング信号
t1〜t6及びt1′〜t6′が出力される。今時刻表示モー
ドである場合、モードコントロール回路２９から
のスイツク信号SK2によりゲート１５〜１８はた
とえタイミング信号t3〜t6が印加されても開成し
ない状態になり、一方ゲート９〜１４はタイミン
グ信号t1〜t6に依つて開閉可能な状態になる。タ
イミング信号t1の“１”レベルがゲート９に印加
されるとゲート９は開成され、秒計数回路３の一
の位の計数内容がゲート９を介して共通ライン３
０に送出され、デコーダー１９に依つてセグメン
ト信号に変換される。このセグメント信号はセグ
メント信号ライン３１を介してラツチ回路群２０
〜２５に印加される。この時ラツチ回路群２０に
はタイミング信号t1の“１”レベルとなつている
期間の後半に“１”レベルとなるタイミンング信
号t1′が印加されるため、セグメント信号はラツ
チ回路群２０のみに記憶され、液晶表示装置には
その記憶された数字が表示される。次にタイミン
グ信号t1が“０”レベルになり、タイミング信号
t2が“１”レベルになると、ゲート９は遮断さ
れ、ゲート１０が開成する。従つて共通ライン３
０には秒計数回路３の十の位の計数内容が送出さ
れ、デコーダー１９からその変換されたセグメン
ト信号が出力される。この時タイミング信号
t2′がタイミング信号t2の“１”レベルとなる期間
の後半に“１”となるため今度はラツチ回路群２
１がセグメント信号を記憶し、液晶表示装置の対
応するデジツトに数字を表示する。以下同様にし
て、共通ライン３０には順次分計数回路４及び時
計数回路５の計数内容が時分割で送出され、変換
されたセグメント信号は順次ラツチ回路群２２〜
２５に記憶され、対応する液晶表示装置のデジツ
トに表示される。
以上の動作は秒信号Secが“０”レベルになつ
てから、例えば信号φ５が32Hzの場合、1/64秒間
の間に行なわれる。従つてその後はゲート９〜１
８の開閉動作、ラツチ回路群２０〜２５の記憶動
作及び微分回路８の動作は停止し、液晶表示装置
はラツチ回路群２０〜２５に記憶された内容の表
示を行なつている。ただタイミング信号t1は
“１”レベルとなるためにゲート９は再び開成し
共通ライン３０には秒計数回路３の一の位の内容
だけが送出されている。
てから、例えば信号φ５が32Hzの場合、1/64秒間
の間に行なわれる。従つてその後はゲート９〜１
８の開閉動作、ラツチ回路群２０〜２５の記憶動
作及び微分回路８の動作は停止し、液晶表示装置
はラツチ回路群２０〜２５に記憶された内容の表
示を行なつている。ただタイミング信号t1は
“１”レベルとなるためにゲート９は再び開成し
共通ライン３０には秒計数回路３の一の位の内容
だけが送出されている。
次にスイツチSW1、SW2及びSW3のいずれかを
閉成し、モードコントロール回路２９を月日表示
モードにした場合を説明する。
閉成し、モードコントロール回路２９を月日表示
モードにした場合を説明する。
スイツチSW1、SW2及びSW3のいずれかが閉成
されると、モードコントロール回路２９からのス
イツチ信号Sk1は“１”レベルから“０”レベル
になり、タイミング制御信号φ5cが秒信号Secの
場合と同じく出力され、更にタイミング信号t1〜
t6及びt1′〜t6′が出力されるが、モードコントロー
ル回路２９からのスイツチ信号Sk2により、ゲー
ト９〜１４の開成が禁止され、ゲート１５〜１８
の開閉は可能となつている。従つてタイミング信
号t1、t2及びt1′、t2′が出力された時には、共通ラ
イン３０には何ら計数内容は送出されず、ラツチ
回路群２０，２１には何も記憶されないので、表
示は点灯しない。タイミング信号t3が“１”レベ
ルになるとゲート１５が開成し日計数回路６の一
の位の計数内容が共通ライン３０に送送出され、
タイミング信号t3′が“１”レベルになつた時に
その内容はラツチ回路２２に記憶される。同様に
タイミング信号t4が“１”レベルになつた時に日
計数回路６の十の位の計数内容が共通ライン３０
に送られ、タイミング信号t4′が“１”レベルで
ラツチ回路群２３にその内容が記憶される。以下
順次月の一の位、月の十の位の計数内容がラツチ
回路群２４及び２５に記憶され、時分が表示され
ていたデジツト上に月日が切換えられて表示され
る。上述の動作は前述と同様にタイミング制御信
号φ5cが“１”レベルとなつている期間に終了す
るものであり、その後の動作は為されない。しか
し月日表示モード中に秒信号Secが“０”レベル
になればタイミング制御信号φ5cが出力されるた
めラツチ回路群２２〜２５には同一の動作に依つ
て日計数回路６及び月計数回路７の新らたな計数
内容が記憶される。
されると、モードコントロール回路２９からのス
イツチ信号Sk1は“１”レベルから“０”レベル
になり、タイミング制御信号φ5cが秒信号Secの
場合と同じく出力され、更にタイミング信号t1〜
t6及びt1′〜t6′が出力されるが、モードコントロー
ル回路２９からのスイツチ信号Sk2により、ゲー
ト９〜１４の開成が禁止され、ゲート１５〜１８
の開閉は可能となつている。従つてタイミング信
号t1、t2及びt1′、t2′が出力された時には、共通ラ
イン３０には何ら計数内容は送出されず、ラツチ
回路群２０，２１には何も記憶されないので、表
示は点灯しない。タイミング信号t3が“１”レベ
ルになるとゲート１５が開成し日計数回路６の一
の位の計数内容が共通ライン３０に送送出され、
タイミング信号t3′が“１”レベルになつた時に
その内容はラツチ回路２２に記憶される。同様に
タイミング信号t4が“１”レベルになつた時に日
計数回路６の十の位の計数内容が共通ライン３０
に送られ、タイミング信号t4′が“１”レベルで
ラツチ回路群２３にその内容が記憶される。以下
順次月の一の位、月の十の位の計数内容がラツチ
回路群２４及び２５に記憶され、時分が表示され
ていたデジツト上に月日が切換えられて表示され
る。上述の動作は前述と同様にタイミング制御信
号φ5cが“１”レベルとなつている期間に終了す
るものであり、その後の動作は為されない。しか
し月日表示モード中に秒信号Secが“０”レベル
になればタイミング制御信号φ5cが出力されるた
めラツチ回路群２２〜２５には同一の動作に依つ
て日計数回路６及び月計数回路７の新らたな計数
内容が記憶される。
以上の如く秒計数回路３、分計数回路４、時計
数回路５、日計数回路６、月計数回路７にゲート
９〜１８を接続し、共通ライン３０を介して時分
割でデコーダー１９に印加することによりデコー
ダー１９は１個で済み、また秒信号Secが“０”
レベルになつたときあるいはスイツチSW1、SW2
及びSW3のいずれか少なくとも１つが閉成された
時、分周回路２の秒信号Secが“０”レベルとな
る周期、即ち１秒間の少なくとも1/2以下の期間
だけ微分回路８及びゲート９〜１８及びラツチ回
路２０〜２５を動作させることに依つて全体とし
ての素子数が少なくなり、消費電流が大幅に減少
するものである。
数回路５、日計数回路６、月計数回路７にゲート
９〜１８を接続し、共通ライン３０を介して時分
割でデコーダー１９に印加することによりデコー
ダー１９は１個で済み、また秒信号Secが“０”
レベルになつたときあるいはスイツチSW1、SW2
及びSW3のいずれか少なくとも１つが閉成された
時、分周回路２の秒信号Secが“０”レベルとな
る周期、即ち１秒間の少なくとも1/2以下の期間
だけ微分回路８及びゲート９〜１８及びラツチ回
路２０〜２５を動作させることに依つて全体とし
ての素子数が少なくなり、消費電流が大幅に減少
するものである。
上述の如く本発明に依れば電子時計の素子が少
なくなり、また通常動作する必要のない回路を一
定時間必要な時だけ動作させることに依つて電子
時計の消費電流を大幅に減少させることができ電
子時計に用いる電池の寿命を長くすることができ
るものである。
なくなり、また通常動作する必要のない回路を一
定時間必要な時だけ動作させることに依つて電子
時計の消費電流を大幅に減少させることができ電
子時計に用いる電池の寿命を長くすることができ
るものである。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図に示されたタイミング回路２６及び
タイミング制御回路２７を示す論理回路図、第３
図は第１図に示されたラツチ回路群２０〜２５の
一つを示す論理回路図、第４図は第１図に示され
た微分回路８を示す論理回路図、第５図及び第６
図は動作を示すタイミングチヤート図である。 １……基準信号発生回路、２……分周回路、３
……秒計数回路、４……分計数回路、５……時計
数回路、６……日計数回路、７……月計数回路、
８……微分回路、９〜１８……ゲート、１９……
デコーダ、２０〜２５……ラツチ回路群、２６…
…タイミング回路、２７……タイミング制御回
路、２８……スイツチ入力回路、２９……モード
コントロール回路。
２図は第１図に示されたタイミング回路２６及び
タイミング制御回路２７を示す論理回路図、第３
図は第１図に示されたラツチ回路群２０〜２５の
一つを示す論理回路図、第４図は第１図に示され
た微分回路８を示す論理回路図、第５図及び第６
図は動作を示すタイミングチヤート図である。 １……基準信号発生回路、２……分周回路、３
……秒計数回路、４……分計数回路、５……時計
数回路、６……日計数回路、７……月計数回路、
８……微分回路、９〜１８……ゲート、１９……
デコーダ、２０〜２５……ラツチ回路群、２６…
…タイミング回路、２７……タイミング制御回
路、２８……スイツチ入力回路、２９……モード
コントロール回路。
Claims (1)
- 【特許請求の範囲】 １ 基準信号発生回路からの基準信号を分周する
分周回路と、該分周回路からの分周信号を計数し
て時刻、日付等を得る計数回路と、前記時刻、日
付等の修正あるいは表示の切換え等を行う複数の
スイツチの操作を入力するスイツチ入力回路を備
えた電子時計に於いて、前記計数回路の計数単位
毎にその計数データの送出を制御するために設け
られたゲート回路と、該ゲート回路から送出され
たデータが印加されるデコーダと、表示装置の複
数のセグメントに対応して設けられ前記デコーダ
の出力を入力保持するラツチ回路と、前記分周回
路から複数の分周出力を入力し前記各ゲート回路
を制御すると共に前記ラツチ回路を制御する複数
のタイミング信号を作成するタイミング回路と、
前記分周回路から前記計数回路への計数信号が発
生したときと前記複数のスイツチのいずれかの操
作が前記スイツチ回路に入力されたときに前記計
数信号の発生周期より短い期間内に前記タイミン
グ信号を前記タイミング回路から出力させるタイ
ミング制御回路とを設け、間欠的に前記計数回路
の計数データを時分割でデコーダに送出し、前記
ラツチ回路の書き変えを行うことを特徴とする電
子時計。 ２ 基準信号発生回路からの基準信号を分周する
分周回路と、該分周回路からの分周信号を計数し
て時刻、日付等を得る計数回路と、前記時刻、日
付等の修正あるいは表示の切換え等を行う複数の
スイツチの操作を入力するスイツチ入力回路を備
えた電子時計に於いて、前記計数回路の計数単位
毎にその計数データの送出を制御するために設け
られたゲート回路と、該ゲート回路から送出され
たデータが印加されるデコーダと、表示装置の複
数のセグメントに対応して設けられ前記デコーダ
の出力を入力保持するラツチ回路と、前記計数回
路間に設けられ前段からの桁上げ信号を微分し次
段に印加する微分回路と、前記分周回路から複数
の分周出力を入力し前記各ゲート回路及び前記ラ
ツチ回路を制御する複数のタイミング信号を作成
すると共に前記微分回路の微分動作を行わせる信
号を作成するタイミング回路と、前記分周回路か
ら前記計数回路への計数信号が発生したときと前
記複数のスイツチのいずれかの操作が前記スイツ
チ回路に入力されたときに前記計数信号の発生周
期より短い期間内に前記タイミング信号を前記タ
イミング回路から出力させるタイミング制御回路
とを備え、間欠的に前記計数回路の計数データを
時分割でデコーダに送出し、前記ラツチ回路の書
き変えを行うと共に前記微分回路の微分動作を行
うことを特徴とする電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676979A JPS5660387A (en) | 1979-10-23 | 1979-10-23 | Electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676979A JPS5660387A (en) | 1979-10-23 | 1979-10-23 | Electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660387A JPS5660387A (en) | 1981-05-25 |
| JPS6210397B2 true JPS6210397B2 (ja) | 1987-03-05 |
Family
ID=15183075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13676979A Granted JPS5660387A (en) | 1979-10-23 | 1979-10-23 | Electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660387A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204485A (en) * | 1981-06-11 | 1982-12-15 | Sanyo Electric Co Ltd | Integrated circuit for electronic clock |
| JPS57211581A (en) * | 1981-06-23 | 1982-12-25 | Sanyo Electric Co Ltd | Integrated circuit for electronic timepiece |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5273070A (en) * | 1975-12-15 | 1977-06-18 | Seiko Epson Corp | Multi-function fully-electronic wrist watch |
| JPS52150669A (en) * | 1976-06-09 | 1977-12-14 | Citizen Watch Co Ltd | Switching circuit of digital watches |
| JPS53143368A (en) * | 1977-05-20 | 1978-12-13 | Seiko Instr & Electronics Ltd | Electronic watch |
-
1979
- 1979-10-23 JP JP13676979A patent/JPS5660387A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660387A (en) | 1981-05-25 |
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