JPS62103735A - Program transfer device - Google Patents
Program transfer deviceInfo
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- JPS62103735A JPS62103735A JP24368685A JP24368685A JPS62103735A JP S62103735 A JPS62103735 A JP S62103735A JP 24368685 A JP24368685 A JP 24368685A JP 24368685 A JP24368685 A JP 24368685A JP S62103735 A JPS62103735 A JP S62103735A
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- JP
- Japan
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- memory
- program
- supplied
- ram
- microprogram
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばビデオ画像処理装置において処理内容
を変更する際に用いられるプログラム転送装置に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a program transfer device used, for example, when changing processing content in a video image processing device.
本発明はプログラム転送装置に関し、ホストコンピュー
タから低速で供給されるプログラムを一旦メモリに書込
み、この書込まれたプログラムをシステムの複数のプロ
セッサに高速で転送するごとにより、システムに短時間
でプログラムを供給できるようにするものである。The present invention relates to a program transfer device, in which a program supplied from a host computer at low speed is once written into memory, and the written program is transferred at high speed to multiple processors of the system, thereby transferring the program to the system in a short time. This is to enable supply.
本願出願人は先に、ビデオi!!I@!処理に通用でき
るディジタル信号処理装置(特開昭58−215813
号公報参照)を提案した。The applicant first applied to Video i! ! I@! Digital signal processing device that can be used for processing (Japanese Patent Application Laid-Open No. 58-215813
(see Publication No.).
すなわち第2図はその装置の概略を説明するもので、図
において(21)は入力端子、(22)は入出力制御(
IOC)系、(23)は入力画像メモリ(V I M)
系、(24)は信号処理(P I F)系、(25)は
アドレス生成(P V P)糸、(26)は出力画像メ
モリ (V I M)糸、(27)は主制御(TC)系
、(28)は出力端子である。In other words, Fig. 2 explains the outline of the device. In the figure, (21) is the input terminal, and (22) is the input/output control (
IOC) system, (23) is input image memory (VIM)
(24) is the signal processing (PIF) system, (25) is the address generation (PVP) thread, (26) is the output image memory (VIM) thread, and (27) is the main control (TC) thread. ) system, (28) is the output terminal.
この装置において、入力端子(21)にはビデオカメラ
(図示せず)等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系(22)に供給され、A
D変換等により所定のディジタルデータに変換されてV
IM系(23)に書込まれる。In this device, an analog video signal from a video camera (not shown) or the like is supplied to an input terminal (21). This video signal is supplied to the IOC system (22),
V converted into predetermined digital data by D conversion etc.
Written to the IM system (23).
なおIOC系(22)からディジタルデータ以外にもク
ロック、支配モード信号、アドレス、書込制御信号等の
外側からVIM系(23)を制御する信号が供給されて
いる。In addition to digital data, the IOC system (22) supplies signals for controlling the VIM system (23) from the outside, such as a clock, a dominant mode signal, an address, and a write control signal.
また、:(7)VrM系(23) ニ、PVP系(25
)から処理を行うディジタルデータのアドレス、書込制
御、読出モード、データセレクト等の内側からVIM系
(23)を制御する信号が供給され、このアドレスのデ
ータがPIP系(24)と相互に転送されて処理が行わ
れる。さらにPIP系(24)で処理されたデータがV
IM系(26)に供給され、このVIM系(26)にp
vp系(25)からのアドレス等が供給される。これに
よって処理されたディジタルデータがVIM系(26)
に書込まれる。Also: (7) VrM system (23) D, PVP system (25
) is supplied with signals that control the VIM system (23) from inside, such as the address of digital data to be processed, write control, read mode, data selection, etc., and the data at this address is transferred to and from the PIP system (24). processing is performed. Furthermore, the data processed by the PIP system (24) is
is supplied to the IM system (26), and p is supplied to this VIM system (26).
Addresses and the like are supplied from the vp system (25). The digital data processed by this is the VIM system (26)
written to.
ざらにこ(7)VIM系(26) ニもIOC系(22
)からのアドレス等が供給され、これによって続出され
たディジタルデータがIOC系(22)に供給され、D
A変換等により所定のアナログのビデオ信号に変換され
て出力端子(28)に取出される。Zaraniko (7) VIM type (26) Nimo IOC type (22
) is supplied with the address, etc., and the resulting digital data is supplied to the IOC system (22), and the D
The signal is converted into a predetermined analog video signal by A conversion or the like and outputted to an output terminal (28).
なおTC系(27)からは、各県(22)〜(26)に
対してそれぞれモード、方式等の指定信号やクロック信
号等が供給される。Note that the TC system (27) supplies designation signals such as modes and methods, clock signals, etc. to each of the prefectures (22) to (26).
またIOC系(22)からPVP系(25)へ処理すべ
きフレームの開始信号が供給されると共に、pvp系(
25)、からroc系(22)へ処理の終了信号が供給
される。In addition, a start signal of a frame to be processed is supplied from the IOC system (22) to the PVP system (25), and the PVP system (
25), a processing end signal is supplied to the roc system (22).
このようにして入力端子(21)に供給されたビデオ信
号がディジタル処理されて出力端子(28)に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系(22)〜(26)に分担し、各県(
22)〜(26)ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
βj能になっている。In this way, the video signal supplied to the input terminal (21) is digitally processed and taken out to the output terminal (28), but according to the above-mentioned device, the functions necessary for processing are provided in each system. (22) to (26), each prefecture (
Since each of 22) to (26) can be provided with an independent control circuit and controlled by an independent microprogram, there is less burden on the software for each unit, and high-speed processing can be performed with a simple program. can. This makes it possible, for example, to process video signals in real time.
ところで上述の装置において、処理の内容はPIP系(
24)等のマイクロプログラムによって決定される。そ
こでこれらのマイクロプログラムを書替ることによって
処理の内容を変更することができる。By the way, in the above-mentioned device, the processing content is based on PIP system (
24) and other microprograms. Therefore, by rewriting these microprograms, the contents of processing can be changed.
すなわち第3図はPIP系(24)の具体的な構成を示
し、このPIP系(24)は実際には多数(例えば60
個)の処理プロセッサ部が並列に設けられて形成される
が、図ではその内の2個のみが示されている。この図に
おいて、VIM系(23)または(26)からのディジ
タルデータは各プロセッサ部ごとに設けられた入力レジ
スタ(FRA)(31a ) (31b > ・・
・に供給されると共に、これらのレジスタはPVP系(
25)によってVIM系(”23) (26)の続出
アドレスに合わせて制御され、各プロセッサ部ごとに必
要な所定量のデータが記憶される。That is, FIG. 3 shows a specific configuration of the PIP system (24), and this PIP system (24) actually has a large number (for example, 60
Although several processor units are provided in parallel, only two of them are shown in the figure. In this figure, digital data from the VIM system (23) or (26) is input to input registers (FRA) (31a) (31b>...
・These registers are supplied to the PVP system (
25) according to the successive addresses of the VIM system (23) (26), and a predetermined amount of data required for each processor section is stored.
これらのレジスタ(31a ) (31b ) ・
・・に書込まれたデータがそれぞれ演算部<32a )
(33a )(32b ) (33b ) ・
・・に供給される。そしてこれらの演算部にはそれぞれ
加減算器、乗算器及び係数メモリ、データメモリ共が設
けられ、制御部(34a ) (34b ) ・・
・からの制御信号に従って線形及び非線形のデータ変換
演算を行う。さらにこの演算結果は演算部(33a )
(33b ) ・・・に得られ、この演算部(3
3a ) (33b ) ・・・がPVP系(25
)ニよ、てVIM系(23) (26)の書込アドレ
スに合わせて制御され、演算結果がVIM系(23)
(26)の所望部に書込まれる。These registers (31a) (31b)
The data written to each calculation unit <32a)
(33a) (32b) (33b) ・
...is supplied to... Each of these calculation units is provided with an adder/subtractor, a multiplier, a coefficient memory, and a data memory, and control units (34a) (34b)...
・Perform linear and non-linear data conversion operations according to control signals from. Furthermore, this calculation result is sent to the calculation section (33a).
(33b)..., and this calculation part (3
3a) (33b) ... is PVP system (25
) is controlled according to the write address of the VIM system (23) (26), and the calculation result is written to the VIM system (23)
(26) is written to the desired part.
そし°ζこの場合に、制御部(34a ) (34b
) ・・・からの制御信号はマイクロプログラムメ
モリ(MPM)(35a) (35b) ・・・に
g込まれたマイクロプログラムに従って形成される。そ
こでこのM PM (35a ) (35h )
・・・をいわゆるRAM構成とし、このMPM (35
a ) (35b ) ・・・に変更部(36a
) (36b ) ・・・を通じて外部からのマイ
クロプログラムを書込むごとにより、マイクロプログラ
ムを書替で処理の内容を変更することができる。In this case, the control units (34a) (34b
) . . . control signals are formed according to microprograms stored in microprogram memories (MPM) (35a) (35b) . So this M PM (35a) (35h)
... is a so-called RAM configuration, and this MPM (35
a ) (35b) ... to the changed section (36a
) (36b) Each time a microprogram is written from outside through..., the contents of the process can be changed by rewriting the microprogram.
ところがその場合に、上述のマイクロプログラムを既存
のホストコンピュータ(HC)等で形成したとすると、
このHCから各MPM(35a)(35b ) ・・
・への転送速度がその回線の能力によって制限され、例
えば500にバイト/秒程度でしか送ることができない
。このため全てのMPM(35a ) (35b )
・・・の書替に極めて多くの時間がかかり、この間
はPIP系(24)等での処理は行えないために多くの
不都合を生じていた。また転送はPIP系(24)等で
の処理の終了後にしか行えないため、HC側はその終了
まで待機しなければならず、HCの使用効率が低下して
しまうおそれもあった。However, in that case, if the above-mentioned microprogram is created on an existing host computer (HC), etc.
From this HC, each MPM (35a) (35b)...
The transfer rate to ・is limited by the capacity of the line, and can only be sent at, for example, 500 bytes/second. For this reason, all MPMs (35a) (35b)
It takes an extremely long time to rewrite the . Furthermore, since the transfer can be performed only after the processing in the PIP system (24) or the like is completed, the HC side has to wait until the processing is completed, which may reduce the efficiency of HC usage.
上述した従来の技術では、マイクロプログラムの転送に
極めて多くの時間を必要とするなどの問題点があった。The above-mentioned conventional technology has problems such as requiring an extremely large amount of time to transfer the microprogram.
本発明は、それぞれがマイクロプログラムによって駆動
される多数のプロセッサからなると共に、上記マイクロ
プログラムがRAMに設けられるようにしたシステムに
対して、上記マイクロプログラムの設けられるRAMの
容量の総和に相当する記憶容量のメモ1月1)を有し、
ホストコンピュータ(10)からのプログラムを上記メ
モリ(1)に書込み(制御部+2))、所望時に上記メ
モ菖月1)に書込まれた上記プログラムを上記RAM
(P I P系(24))に転送(制御部(2))する
と共に、上記RAMの書込を任意に制御する1し制御信
号を出力(MPMアドレス生成回路(4))するように
したプログラム転送装置である。The present invention provides a system comprising a large number of processors, each of which is driven by a microprogram, and in which the microprogram is provided in a RAM. Has a capacity note January 1)
The program from the host computer (10) is written to the memory (1) (control unit +2)), and the program written to the memo 1) is written to the RAM when desired.
(PIP system (24)) (control unit (2)), and also outputs (MPM address generation circuit (4)) a 1 control signal that arbitrarily controls writing to the RAM. It is a program transfer device.
〔作用〕 ゛
これによれば、専用のプロセッサを設け、ホストコンピ
ュータからのマイクロプログラムを一旦メモリに記憶し
、所望時にそれらを各マイクロプログラムメモリに転送
するようにしたので、転送を極めて短時間に行うことが
でき、信号処理に支障をきたすこともない。[Function] According to this, a dedicated processor is provided, microprograms from the host computer are temporarily stored in memory, and then transferred to each microprogram memory when desired, so the transfer can be done in an extremely short time. It is possible to do this without interfering with signal processing.
MlvjJにおいて、ホストコンピュータ(HC)(1
0)から例えば8ビツト構成で転送されてくるマイクロ
プログラムは、例えば64にバイトのメモリ(1)に供
給されると共に、HC(10)からの書込制御信号がメ
モ1月1)に供給される。さらにI C(10)からの
書込制御信号が制御部(2)に供給され、−この制御部
(2)からの信号がメモリアドレス生成回路(3)に供
給され、生成されたアドレスがメモ1月1)に供給され
てマイクロプログラムがメモリ(1)の任意のアドレス
に書込まれる。なおメモリ(1)の書込口J能を示すス
テータス信号が制御部(2)からHC(10)に供給さ
れる。In MlvjJ, host computer (HC) (1
For example, the microprogram transferred from 0) in an 8-bit configuration is supplied to the 64-byte memory (1), and the write control signal from the HC (10) is supplied to the memory (1). Ru. Further, a write control signal from the IC (10) is supplied to the control unit (2), and - a signal from the control unit (2) is supplied to the memory address generation circuit (3), and the generated address is stored in the memory. 1) and the microprogram is written to an arbitrary address in the memory (1). Note that a status signal indicating the write port J function of the memory (1) is supplied from the control section (2) to the HC (10).
またPIP系(24)からのマイクロプログラムメモリ
(MPM)の書替可能を示すステータス信号が制御部
(2)に供給される。これによって制御部(2)からは
、続出制御信号がメモ菖月1)に供給されると共に、こ
の制御部(2)からの信号がメモリアドレス生成回路(
3)及びMPMアドレス生成回路(4)に供給される。Further, a status signal indicating that the microprogram memory (MPM) can be rewritten is supplied from the PIP system (24) to the control unit (2). As a result, a continuous control signal is supplied from the control section (2) to the memo Shougetsu 1), and a signal from this control section (2) is supplied to the memory address generation circuit (
3) and the MPM address generation circuit (4).
これによって回路(3)からはメモリ(1)を順次読出
すアドレスが生成されると共に、回路(4)からは読出
されたマイクロプログラムを所定のMPMに書込むため
のチップ選択信号及びMPM内に順次書込むためのアド
レスが生成される。As a result, the circuit (3) generates an address for sequentially reading the memory (1), and the circuit (4) generates a chip selection signal for writing the read microprogram into a predetermined MPM. Addresses for sequential writing are generated.
そしてメモ1月1)から例えば16ビツト構成で続出さ
れたマイクロプログラムがPIP系(24)に供給され
ると共に、回路(4)からのアドレス等がPIP系(2
4)に供給される。さらに制御部(2)からの書込制御
信号がpip系(24)に供給される。From Memo January 1), for example, microprograms with a 16-bit configuration are supplied to the PIP system (24), and addresses etc. from the circuit (4) are transferred to the PIP system (24).
4). Furthermore, a write control signal from the control section (2) is supplied to the pip system (24).
こうしてプログラムの転送が行われるわけであるが、こ
の装置によればメ′f:1月1)とPIP系(24)と
の間は専用の回線で結ばれ、さらに16ビツト等の多ビ
ツト構成で転送を行うことができるので、例えば転送レ
ートを8Mバイト/秒として従来の16倍の速さで転送
を行うことができる。This is how programs are transferred, and according to this device, a dedicated line connects the mail (January 1) and the PIP system (24), and a multi-bit configuration such as 16 bits is also used. For example, if the transfer rate is set to 8 Mbytes/sec, the transfer can be performed at 16 times the speed of the conventional method.
さらにPIP系(24)内の複数の処理プロセッサ部に
同一のマイクロプログラムを転送する場合には、MPM
アドレス生成回路(4)で複数のチップ選択信号を出力
することにより、これらに同時にプログラムを転送する
ことができる。これによってプログラムを例えばビデオ
信号の垂直ブランキング期間内に転送することができ、
リアルタイムの信号処理を画像の乱れを生じることなく
行うことができる。Furthermore, when transferring the same microprogram to multiple processing processor units in the PIP system (24), the MPM
By outputting a plurality of chip selection signals from the address generation circuit (4), programs can be transferred to these chips simultaneously. This allows the program to be transferred, for example, within the vertical blanking period of the video signal,
Real-time signal processing can be performed without causing image disturbance.
なおこれらの転送処理は、制御部(2)等をいわゆるマ
イクロプロセッサで構成したことによって可能となった
ものである。Note that these transfer processes are made possible by configuring the control unit (2) and the like with a so-called microprocessor.
さらに上述のプログラム転送は、上述のPIP系(24
)だけでなく、IOC系(22)、PVP系(25)等
に対しても行うことができ、このプログラム転送装置は
従来技術の主制御(TC)糸(27)内に設けられる。Furthermore, the above-mentioned program transfer can be performed using the PIP system (24
), but also for the IOC system (22), PVP system (25), etc., and this program transfer device is provided in the main control (TC) thread (27) of the prior art.
また上述のメモリ(11の容量は全てのMPMの容量の
総和に等しい容量が設けられる。Further, the capacity of the above-mentioned memory (11) is equal to the total capacity of all MPMs.
本発明によれば、専用のプロセッサを設け、ホストコン
ピュータからのマイクロプログラムを一旦メモリに記憶
し、所望時にそれらを各マイクロプログラムメモリに転
送するようにしたので、転送を極めて短時間に行うこと
ができ、信号処理に支障をきたすこともないようになっ
た。According to the present invention, a dedicated processor is provided to temporarily store microprograms from the host computer in memory, and transfer them to each microprogram memory when desired, so that transfer can be performed in an extremely short time. It is now possible to do so without interfering with signal processing.
第1図は本発明の一例の構成図、第2図、第3図は従来
の技術の説明のための図である。
(1)はメモリ、(2)は制御部、(3)はメモリアド
レス化成回路、(4)はMPMアドレス生成回路である
。FIG. 1 is a block diagram of an example of the present invention, and FIGS. 2 and 3 are diagrams for explaining conventional techniques. (1) is a memory, (2) is a control unit, (3) is a memory address generation circuit, and (4) is an MPM address generation circuit.
Claims (1)
数のプロセッサからなると共に、上記マイクロプログラ
ムがRAMに設けられるようにしたシステムに対して、 上記マイクロプログラムの設けられるRAMの容量の総
和に相当する記憶容量のメモリを有し、ホストコンピュ
ータからのプログラムを上記メモリに書込み、 所望時に上記メモリに書込まれた上記プログラムを上記
RAMに転送すると共に、上記RAMの書込を任意に制
御する制御信号を出力するようにしたプログラム転送装
置。[Claims] For a system consisting of a large number of processors, each of which is driven by a microprogram, and in which the microprogram is provided in a RAM, the system is equivalent to the total capacity of the RAM in which the microprogram is provided. control for writing a program from a host computer into the memory, transferring the program written in the memory to the RAM at a desired time, and arbitrarily controlling writing to the RAM; A program transfer device that outputs signals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60243686A JPH06103461B2 (en) | 1985-10-30 | 1985-10-30 | Program transfer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60243686A JPH06103461B2 (en) | 1985-10-30 | 1985-10-30 | Program transfer device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62103735A true JPS62103735A (en) | 1987-05-14 |
JPH06103461B2 JPH06103461B2 (en) | 1994-12-14 |
Family
ID=17107477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60243686A Expired - Lifetime JPH06103461B2 (en) | 1985-10-30 | 1985-10-30 | Program transfer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103461B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008173087A (en) * | 2007-01-22 | 2008-07-31 | Kubota Corp | Riding type transplanter |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58213350A (en) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | Loading system of microprogram |
-
1985
- 1985-10-30 JP JP60243686A patent/JPH06103461B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58213350A (en) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | Loading system of microprogram |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008173087A (en) * | 2007-01-22 | 2008-07-31 | Kubota Corp | Riding type transplanter |
Also Published As
Publication number | Publication date |
---|---|
JPH06103461B2 (en) | 1994-12-14 |
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Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |