JPS6193862U - - Google Patents

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JPS6193862U
JPS6193862U JP1984179551U JP17955184U JPS6193862U JP S6193862 U JPS6193862 U JP S6193862U JP 1984179551 U JP1984179551 U JP 1984179551U JP 17955184 U JP17955184 U JP 17955184U JP S6193862 U JPS6193862 U JP S6193862U
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synchronization
diagram showing
variable delay
block diagram
circuit
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Priority to EP90108904A priority patent/EP0390226A1/en
Publication of JPS6193862U publication Critical patent/JPS6193862U/ja
Priority to US07/289,479 priority patent/US5012141A/en
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  • Manipulation Of Pulses (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Optical Recording Or Reproduction (AREA)
  • Pulse Circuits (AREA)

Description

【図面の簡単な説明】
第１図は、この考案の第１実施例を示すブロツ
ク図である。第２図は、ジツタ吸収用メモリによ
りジツタ吸収を行なう従来のコンパクトデイスク
再生装置を示すブロツク図である。第３図は、CM
OSインバータを示す回路図である。第４図は、第
３図のCMOSインバータはおける電源電圧対遅延時
間特性を示す特性図である。第５図は、第３図の
CMOSインバータを多段接続した回路図である。第
６図乃至第１０図は、第１図の可変遅延回路１８
の種々の構成例を示す回路図である。第１１図は
、可変遅延回路１８としてCMOSインバータ形を用
いる場合の制御回路２０の構成例を示すブロツク
図である。第１２図は、この考案の第２実施例を
示すブロツク図である。第１３図は、この考案の
第３実施例を示すブロツク図である。第１４図は
、この考案の第４実施例を示すブロツク図である
。第１５図および第１６図は第１４図の実施例に
用いられる２系統制御の可変遅延回路１８の構成
例を示す回路図である。 １８…可変遅延回路、４０…CMOSインバータ、
４２，４４，６２，６４…電圧制御用ＭＯＳ−Ｆ
ＥＴ。

Claims (1)

  1. 【実用新案登録請求の範囲】 コンパクトデイスクの再生信号を遅延する可変
    遅延手段と、 前記再生信号に含まれる同期成分を検出する手
    段と、 前記検出された同期成分に基づき前記可変遅延
    手段の遅延時間を前記再生信号の同期が遅れてい
    る場合は短くし、進んでいる場合は長くする制御
    手段と を具えたことを特徴とするジツタ吸収回路。
JP1984179551U 1984-07-31 1984-11-26 ジツタ吸収回路 Expired - Lifetime JPH0610547Y2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP1984179551U JPH0610547Y2 (ja) 1984-11-26 1984-11-26 ジツタ吸収回路
EP90108905A EP0395118A1 (en) 1984-07-31 1985-07-30 Analog signal delay circuit
EP90108904A EP0390226A1 (en) 1984-07-31 1985-07-30 Jitter absorption circuit
EP85109546A EP0171022A3 (en) 1984-07-31 1985-07-30 Signal delay device
US07/289,479 US5012141A (en) 1984-07-31 1988-12-21 Signal delay device using CMOS supply voltage control
US07/448,056 US5039893A (en) 1984-07-31 1989-12-08 Signal delay device
US07/448,160 US4956720A (en) 1984-07-31 1989-12-08 Jitter control circuit having signal delay device using CMOS supply voltage control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1984179551U JPH0610547Y2 (ja) 1984-11-26 1984-11-26 ジツタ吸収回路

Publications (2)

Publication Number Publication Date
JPS6193862U true JPS6193862U (ja) 1986-06-17
JPH0610547Y2 JPH0610547Y2 (ja) 1994-03-16

Family

ID=30737118

Family Applications (1)

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JP1984179551U Expired - Lifetime JPH0610547Y2 (ja) 1984-07-31 1984-11-26 ジツタ吸収回路

Country Status (1)

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JP (1) JPH0610547Y2 (ja)

Also Published As

Publication number Publication date
JPH0610547Y2 (ja) 1994-03-16

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