JPS6193747A - 電子装置間のインタフエ−ス装置 - Google Patents
電子装置間のインタフエ−ス装置Info
- Publication number
- JPS6193747A JPS6193747A JP59214258A JP21425884A JPS6193747A JP S6193747 A JPS6193747 A JP S6193747A JP 59214258 A JP59214258 A JP 59214258A JP 21425884 A JP21425884 A JP 21425884A JP S6193747 A JPS6193747 A JP S6193747A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- parity
- register
- data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
本発明は、１つの電子装置と別の電子装置とをシリアル
インタフェースで接続するための電子装置間のインタフ
ェース装置に関する。
インタフェースで接続するための電子装置間のインタフ
ェース装置に関する。
［背景技術］
電子装首同志を接続する場合には、通常の信号導電線が
使用されている。しかし、この方法は操作性、機動性が
低いという欠点があり、この他のものとして、赤外線、
ＦＭ電波または電灯線を媒体とする交信が要望されるよ
うになってきた。
使用されている。しかし、この方法は操作性、機動性が
低いという欠点があり、この他のものとして、赤外線、
ＦＭ電波または電灯線を媒体とする交信が要望されるよ
うになってきた。
［背景技術の問題点１
ところで、上記赤外線、ＦＭ電波、電灯線を使用すると
きの環境は、場合によっては、非常にノイズが多く、そ
のノイズの現われる状態は、一様ではない。たとえば、
赤外線を使用する場合は、窓等から侵入する外光または
電灯光によってノイズが発生し、ＦＭ電波を使用する場
合は、雷、オートバイ、自動車からノイズが発生し、電
灯線を使用覆る場合には、家電製品からノイズが発生す
る。
きの環境は、場合によっては、非常にノイズが多く、そ
のノイズの現われる状態は、一様ではない。たとえば、
赤外線を使用する場合は、窓等から侵入する外光または
電灯光によってノイズが発生し、ＦＭ電波を使用する場
合は、雷、オートバイ、自動車からノイズが発生し、電
灯線を使用覆る場合には、家電製品からノイズが発生す
る。
これらの種々のノイズに対して、第４図に示す峠
従来のパルス列を使用した場合、そのノイズを完全に除
去することは困難であるという問題がある。
去することは困難であるという問題がある。
なお、符号ＳＴはスタートビット、符号Ｄ１〜Ｄ８はデ
ータビット、符号Ｐ Ａはパリティビット１符号ＳＰは
ストン１ビツトｅある１、 ［発明の目的］ 本発明は、種々の環境に散在するノイズに対処できる電
子装置間のインタフェース装置を提供することを目的と
するものである。
ータビット、符号Ｐ Ａはパリティビット１符号ＳＰは
ストン１ビツトｅある１、 ［発明の目的］ 本発明は、種々の環境に散在するノイズに対処できる電
子装置間のインタフェース装置を提供することを目的と
するものである。
［発明の概要１
本発明は、一単位のデータに対して、複数のパリティビ
ットを付与Ｊる複数パリティビット付与手段を設けたも
のであり、４ビツトのパリティビットによって、エラー
の検出と補正とを行なうものである。
ットを付与Ｊる複数パリティビット付与手段を設けたも
のであり、４ビツトのパリティビットによって、エラー
の検出と補正とを行なうものである。
［発明の実施例］
第１図は、本発明におけるパルス列の一例を示す図であ
る。
る。
一単位のデータを構成するデータビットＤ１〜Ｄ８の後
に複数のパリティビットがイζ１与されている。この実
施例の場合は、４つのパリティビットＰｉ、Ｐ２．Ｐ３
．Ｐ４が付与されているが、２つのパリティビット、８
つのパリティビット等、他の数のパリティヒツトを付与
するようにしてもよい。なお、上記一単位のデータとし
ては、バイト、レコードまたは任意の長さのデータであ
ってもよい。
に複数のパリティビットがイζ１与されている。この実
施例の場合は、４つのパリティビットＰｉ、Ｐ２．Ｐ３
．Ｐ４が付与されているが、２つのパリティビット、８
つのパリティビット等、他の数のパリティヒツトを付与
するようにしてもよい。なお、上記一単位のデータとし
ては、バイト、レコードまたは任意の長さのデータであ
ってもよい。
第２図は、本発明における送信回路の一例を示す図であ
る。
る。
送信回路ＴＲは、データレジスタ１０と、パリティパタ
ーンレジスタ２０と、ＥＸＯＲ（排他的論理和回路）３
０と、送信用シフトレジスタ４０と、タイミングジェネ
レータ４１とを有するものである。
ーンレジスタ２０と、ＥＸＯＲ（排他的論理和回路）３
０と、送信用シフトレジスタ４０と、タイミングジェネ
レータ４１とを有するものである。
データレジスタ１０は、８ビツトのデータを保持するも
のであり、上位４ビツトを保持するレジスタと下位４ビ
ツトを保持するレジスタとを有し、データストローブ信
号によって図示しないデータバスのデータを保持するも
のである。
のであり、上位４ビツトを保持するレジスタと下位４ビ
ツトを保持するレジスタとを有し、データストローブ信
号によって図示しないデータバスのデータを保持するも
のである。
パリティパターンレジスタ２０は、４ビツトを保持づる
ムのぐあり、パリティビットごとに奇数パリティまたは
偶数パリティを指定する奇数／偶数パリティ指定手段を
構成するものである。
ムのぐあり、パリティビットごとに奇数パリティまたは
偶数パリティを指定する奇数／偶数パリティ指定手段を
構成するものである。
ＥＸＯＲ３０は、データレジスタ１０の」下位４ビツト
の内の１ビツトと、同下位４ビツトの内の１ビツトと、
パリティパターンレジスタ２０に保持された４ビツトの
内の１ビツトとの排他的論理和をとるものであり、その
結果を４どツ！−の情報として出力するものである。
の内の１ビツトと、同下位４ビツトの内の１ビツトと、
パリティパターンレジスタ２０に保持された４ビツトの
内の１ビツトとの排他的論理和をとるものであり、その
結果を４どツ！−の情報として出力するものである。
すなわち、ＥＸＯＲ３０は、データレジスタ１０の下位
４ビツトの最下位ピット「Ｄｌｌと同上位４ビツトの最
下位ビットｒＤ５Ｊとパリティパターンレジスタ２０の
最下位ピットｒＰＩＪとの排他的論理和をとる。次に、
Ｅ Ｘ ＯＲ３０は、データレジスタ１０の下位４ビツ
トの下から２番目のビット「Ｄ２」と同」−位４ピット
の下から２ｆｆｒ目のビットｒＤ６Ｊと、パリティパタ
ーンレジスタ２０の下から２番目のビット「Ｑ２」との
排他的論理和をとるものである。同様にして、ＥＸＯＨ
３０は、ビット「Ｄ３」と「「Ｄ７Ｊと「Ｑ３」、ビッ
トｒＤ４Ｊと「Ｄ８」と「Ｑ４」との１月１出的論］！
Ｉ！和をとる。
４ビツトの最下位ピット「Ｄｌｌと同上位４ビツトの最
下位ビットｒＤ５Ｊとパリティパターンレジスタ２０の
最下位ピットｒＰＩＪとの排他的論理和をとる。次に、
Ｅ Ｘ ＯＲ３０は、データレジスタ１０の下位４ビツ
トの下から２番目のビット「Ｄ２」と同」−位４ピット
の下から２ｆｆｒ目のビットｒＤ６Ｊと、パリティパタ
ーンレジスタ２０の下から２番目のビット「Ｑ２」との
排他的論理和をとるものである。同様にして、ＥＸＯＨ
３０は、ビット「Ｄ３」と「「Ｄ７Ｊと「Ｑ３」、ビッ
トｒＤ４Ｊと「Ｄ８」と「Ｑ４」との１月１出的論］！
Ｉ！和をとる。
送信用シフトレジスタ４０は、データレジスタ１０から
の８ビツトデータと、ＥＸＯＲ３０からの４ビツトと、
ストップビットＳＰを受け、これらの情報を１ピツＩ・
ずつ送り出すものである。この場合、タイミングジェネ
レータ４１によってロード信号またはシフトクロックが
付与される。
の８ビツトデータと、ＥＸＯＲ３０からの４ビツトと、
ストップビットＳＰを受け、これらの情報を１ピツＩ・
ずつ送り出すものである。この場合、タイミングジェネ
レータ４１によってロード信号またはシフトクロックが
付与される。
ここで上記ＥＸＯＲ３０は、一単位のデータに対して、
複数のパリティビットを付与する複数パリティビット付
与手段を構成するものであり、各人力ビットの合計の値
の最下位ビットの値を出力するｂのである。
複数のパリティビットを付与する複数パリティビット付
与手段を構成するものであり、各人力ビットの合計の値
の最下位ビットの値を出力するｂのである。
第３図は、本発明における受信回路の一例を示す図であ
る。
る。
受１８回路ＲＥは、受信用シフトレジスタ５０と、ＥＸ
ＯＲ６０と、パリティステータスレジスタ７０と、デー
タレジスタ８０と、パリティ奇数・偶数期待レジスタ９
１と、コンパレータ９２とを有りるものである。
ＯＲ６０と、パリティステータスレジスタ７０と、デー
タレジスタ８０と、パリティ奇数・偶数期待レジスタ９
１と、コンパレータ９２とを有りるものである。
！ 受信用シフトレジスタ５０は、直列の受信信
号を並列信号に変換するものであり、その並列信号の内
のデータビットＤ１〜Ｄ８までの８ビツトをデータレジ
スタ８０に送り、パリティビットＰ１〜Ｐ４をパリティ
ステータスレジスタ７０に送るものである。
号を並列信号に変換するものであり、その並列信号の内
のデータビットＤ１〜Ｄ８までの８ビツトをデータレジ
スタ８０に送り、パリティビットＰ１〜Ｐ４をパリティ
ステータスレジスタ７０に送るものである。
ＥＸＯＲ６０は、データレジスタ８０の下位４ビツトの
内の１ピツＩ・と、そのデータレジスタ８０の上位４ピ
ツトの内の１ビツトと、パリティビットの内の１ピツＩ
・どの排他的論理和をとるものである。
内の１ピツＩ・と、そのデータレジスタ８０の上位４ピ
ツトの内の１ビツトと、パリティビットの内の１ピツＩ
・どの排他的論理和をとるものである。
パリティステータスレジスタ７０は、ＥＸＯＲ６０の出
力ビットＲ１〜Ｒ４を保持するものである。
力ビットＲ１〜Ｒ４を保持するものである。
パリティ奇数・偶数ＩＩＩ侍レジスタ９１は、送信回路
ＴＲにおｔノるパリティパターンレジスタ２０に保持し
である内容と同じ内容を保持するものであり、パリティ
パターンレジスタ２０とともに、奇数／偶数パリティの
パターンを予め設定することができるものである。
ＴＲにおｔノるパリティパターンレジスタ２０に保持し
である内容と同じ内容を保持するものであり、パリティ
パターンレジスタ２０とともに、奇数／偶数パリティの
パターンを予め設定することができるものである。
コンパレータ９２は、複数パリティビットがそれぞれ正
しいものであるか否かを判断するものであり、パリティ
ステータスレジスタ７°０の出力信号Ｒ１〜１（４と、
パリティ奇数・偶数期待レジスタ９０の出力信６とを１
ビツトずつ照合する回路である。上記実施例では、コン
パレータ９２は、Ｅ Ｘ ＯＲが４つ含まれ、その４つ
の出力値がすべて「１」ならノーマルステータス信号を
出力するものである。
しいものであるか否かを判断するものであり、パリティ
ステータスレジスタ７°０の出力信号Ｒ１〜１（４と、
パリティ奇数・偶数期待レジスタ９０の出力信６とを１
ビツトずつ照合する回路である。上記実施例では、コン
パレータ９２は、Ｅ Ｘ ＯＲが４つ含まれ、その４つ
の出力値がすべて「１」ならノーマルステータス信号を
出力するものである。
次に、上記実施例の動作について説明する。
まず、データビット０１〜Ｄ８は、ｒｌｌｏｏｌｏｌｏ
ｌであったとし、パリティパターンレジスタ２０に保持
されたパリティビット０１〜Ｑ４の内容は、ｒｏｌｏｌ
Ｊであったとする。この場合、ＥＸＯＲ３０にＪ３いて
は、最初に、データビットＤ１の［１，１とＤ５ｒＩＪ
とパリティパターンレジスタ２０に保持されたビットＱ
１の「０」との排他的論理和をとり、この結果「０」が
出力されるので、パリティビットＰ１は「０」となる。
ｌであったとし、パリティパターンレジスタ２０に保持
されたパリティビット０１〜Ｑ４の内容は、ｒｏｌｏｌ
Ｊであったとする。この場合、ＥＸＯＲ３０にＪ３いて
は、最初に、データビットＤ１の［１，１とＤ５ｒＩＪ
とパリティパターンレジスタ２０に保持されたビットＱ
１の「０」との排他的論理和をとり、この結果「０」が
出力されるので、パリティビットＰ１は「０」となる。
次に、データビットＤ２の「１」とＤ６の「０」とパリ
ティビットＱ２の「１」との排他的論理和がとられ、そ
の結果が「０」となるので、パリティビットＰ２は［０
］となる。同様にして、パリティビットＰ３は「１」と
なり、パリティビットＰ４は「１」となる。このように
してできあがった送信信号が直列信号となって受信回路
ＲＥに送られる。
ティビットＱ２の「１」との排他的論理和がとられ、そ
の結果が「０」となるので、パリティビットＰ２は［０
］となる。同様にして、パリティビットＰ３は「１」と
なり、パリティビットＰ４は「１」となる。このように
してできあがった送信信号が直列信号となって受信回路
ＲＥに送られる。
受信回路ＲＥにおいては、送信回路ＴＲとほぼ逆の操作
が行なわれる。すなわち、データビットＤ１の「１」と
Ｄ５の「１」とパリティビットＰ１の「０」との排他的
論理和が、ＥＸＯＲ６０においてとられ、その結果得ら
れた情報「０」が、パリティステータスレジスタ７０の
Ｒ１に保持される。また、データビットＤ２の「１」と
Ｄ６の「０」とパリティビットＰ２の「０」との排他的
論理和がＥＸＯＲ６０においてとられ、この結果「１」
が出力され、この「１」がパリティステータスレジスタ
７０のＲ２に保持される。上記と同様な動作を繰り返し
て、パリティステータスレジスタ７０のＲ３には［０１
が保持され、同Ｒ４には「１」が保持される。
が行なわれる。すなわち、データビットＤ１の「１」と
Ｄ５の「１」とパリティビットＰ１の「０」との排他的
論理和が、ＥＸＯＲ６０においてとられ、その結果得ら
れた情報「０」が、パリティステータスレジスタ７０の
Ｒ１に保持される。また、データビットＤ２の「１」と
Ｄ６の「０」とパリティビットＰ２の「０」との排他的
論理和がＥＸＯＲ６０においてとられ、この結果「１」
が出力され、この「１」がパリティステータスレジスタ
７０のＲ２に保持される。上記と同様な動作を繰り返し
て、パリティステータスレジスタ７０のＲ３には［０１
が保持され、同Ｒ４には「１」が保持される。
一方、パリティ奇数・偶数ＩＩ侍レジスタ９１には、送
信回路ＴＲのパリテ゛イパターンレジスタ２０の保持内
容と同じ内容が保持されている。これらパリティステー
タスレジスタ７０のビットと、パリティ奇数・偶数期待
レジスタ９１に保持されたビットが１ビツトずつ、コン
パレータ９２によって比較される。ぞして４つのビット
がすべて照合されればｆｌｌｌｌＪが出力されその結果
、ノーマルステータス信号が出力される。
信回路ＴＲのパリテ゛イパターンレジスタ２０の保持内
容と同じ内容が保持されている。これらパリティステー
タスレジスタ７０のビットと、パリティ奇数・偶数期待
レジスタ９１に保持されたビットが１ビツトずつ、コン
パレータ９２によって比較される。ぞして４つのビット
がすべて照合されればｆｌｌｌｌＪが出力されその結果
、ノーマルステータス信号が出力される。
このようにして、複数のパリティビットが付与されでい
るので、種々のノイズに対しても非常に強いインタフェ
ースとなる。
るので、種々のノイズに対しても非常に強いインタフェ
ースとなる。
また、相隣るビット同志は恒１じエラーを生じ易いが、
相隣らないデータビット同志では同じエラーを生じ難い
。したがって、相隣らないデータビット同志の間でパリ
ティビットを付与する上記実施例の信頼性が畠い。
相隣らないデータビット同志では同じエラーを生じ難い
。したがって、相隣らないデータビット同志の間でパリ
ティビットを付与する上記実施例の信頼性が畠い。
偶数／奇数パリティ指定手段としてのパリティパターン
レジスタ２０の保持内容と、パリティ奇数・偶数期待レ
ジスタ９１の保持内容とは、勿論、上記実施例以外の組
合せを有するものであってもちよい。
レジスタ２０の保持内容と、パリティ奇数・偶数期待レ
ジスタ９１の保持内容とは、勿論、上記実施例以外の組
合せを有するものであってもちよい。
また、上記実施例はいわゆる「横バリディ１の例につい
て説明したが、いわゆる「縦パリアイ」を付加するよう
にしてもよい。このようにすれば、エラーの検出をより
厳密に行なうことができることのみなら ずその補正を行なうことができる。
て説明したが、いわゆる「縦パリアイ」を付加するよう
にしてもよい。このようにすれば、エラーの検出をより
厳密に行なうことができることのみなら ずその補正を行なうことができる。
［発明の効果］
本発明は、複数のパリティピッ１へを付与させているた
めに、ノイズに対し１強いという効果を有する。
めに、ノイズに対し１強いという効果を有する。
第１図は本発明におけるパルス列の一例を示す図、第２
図は本発明における送信回路の一例を示す図、第３図は
本発明にお【ノる受信回路を示す図、第４図は従来例に
おけるパルス列の一例を示す図である。 １０・・・データレジスタ、２０・・・パリティパター
ンレジスタ、３０．６０・・・ＥＸＯＲ１４０・・・送
信用シフトレジスタ、５０・・・受信用シフトレジスタ
、７０・・・パリティステータスレジスタ、８０・・・
データレジスタ、９１・・・パリティ奇数・偶数期待レ
ジスタ、９２・・・コンパレータ。 特許出願人 株式会社アスキー 同 用久保 新 −９
図は本発明における送信回路の一例を示す図、第３図は
本発明にお【ノる受信回路を示す図、第４図は従来例に
おけるパルス列の一例を示す図である。 １０・・・データレジスタ、２０・・・パリティパター
ンレジスタ、３０．６０・・・ＥＸＯＲ１４０・・・送
信用シフトレジスタ、５０・・・受信用シフトレジスタ
、７０・・・パリティステータスレジスタ、８０・・・
データレジスタ、９１・・・パリティ奇数・偶数期待レ
ジスタ、９２・・・コンパレータ。 特許出願人 株式会社アスキー 同 用久保 新 −９
Claims (6)
- （１）一単位のデータに対して、複数のパリティビット
を付与する複数パリティビット付与手段を有することを
特徴とする電子装置間のインタフェース装置。 - （２）特許請求の範囲第１項において、 前記一単位のデータは、バイトまたはレコードであるこ
とを特徴とする電子装置間のインタフェース装置。 - （３）特許請求の範囲第１項において、 前記複数パリティビット付与手段は、４ビットパリティ
を付与するものであることを特徴とする電子装置間のイ
ンタフェース装置。 - （４）特許請求の範囲第１項において、 前記複数パリティビット付与手段は、前記パリティビッ
トごとに、奇数パリティまたは偶数パリティを指定する
奇数／偶数パリティ指定手段を有するものであることを
特徴とする電子装置間のインタフェース装置。 - （５）特許請求の範囲第４項において、 前記奇数／偶数パリティ指定手段は、送信側および受信
側において、前記奇数／偶数パリティのパターンを予め
設定することができるものであることを特徴とする電子
装置間のインタフェース装置。 - （６）特許請求の範囲第１項において、 前記複数パリティビット付与手段は、相隣らないデータ
ビット同志の間でパリティビットを付与するものである
ことを特徴とする電子装置間のインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214258A JPS6193747A (ja) | 1984-10-15 | 1984-10-15 | 電子装置間のインタフエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214258A JPS6193747A (ja) | 1984-10-15 | 1984-10-15 | 電子装置間のインタフエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193747A true JPS6193747A (ja) | 1986-05-12 |
Family
ID=16652770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214258A Pending JPS6193747A (ja) | 1984-10-15 | 1984-10-15 | 電子装置間のインタフエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007026638A1 (ja) * | 2005-08-30 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | 認証装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147204A (ja) * | 1974-05-15 | 1975-11-26 |
-
1984
- 1984-10-15 JP JP59214258A patent/JPS6193747A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147204A (ja) * | 1974-05-15 | 1975-11-26 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007026638A1 (ja) * | 2005-08-30 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | 認証装置 |
| JP2007063800A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 認証装置 |
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