JPS6188340A - Information processor - Google Patents

Information processor

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JPS6188340A
JPS6188340A JP21001184A JP21001184A JPS6188340A JP S6188340 A JPS6188340 A JP S6188340A JP 21001184 A JP21001184 A JP 21001184A JP 21001184 A JP21001184 A JP 21001184A JP S6188340 A JPS6188340 A JP S6188340A
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JP
Japan
Prior art keywords
token
section
output
arithmetic
destination address
Prior art date
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Pending
Application number
JP21001184A
Other languages
Japanese (ja)
Inventor
Nobufumi Komori
伸史 小守
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To improve the throughput of a system by constituting that an output token reaches directly an output controller as the result from an operation processing means to eliminate an overhead for output. CONSTITUTION:When an inputted token is an input not requiring processing, an input control section 1 transfers it to an output control section 8 directly and when the input requires processing, the token is transmitted to a link table section 2. In this case, operation control information in response to the destination address is added to the token from the control section 1 or the operation processing section 6 and the destination address is revised to arrange the token inputted by a waiting memory section 4 via a function table section 3. Then the token via a cue section 5 is subject to operation by the processing section 6, the destination address is transmitted to the table section 2 in response to branch information to form a link or transmit it to an output control section 8 via an output cue section 7.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データフロ一方式に基づいてパイプライン処
理を行なう情報処理装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing apparatus that performs pipeline processing based on a data flow method.

〔従来の技術〕[Conventional technology]

従来のこの種の情報処理装置については、「画像処理分
野をねらったデータフロー型プロセッサLSIJ  (
松本化2臼経エレクトロニクス、 N1340 。
Regarding conventional information processing devices of this type, there is a data flow type processor LSIJ aimed at the image processing field.
Matsumoto Ka2-Ukei Electronics, N1340.

pp、181−218.1984.4.9. )に論文
が掲載されている。以下、この論文に基づいて従来例の
説明を行なう。
pp, 181-218.1984.4.9. ) The paper has been published. Hereinafter, a conventional example will be explained based on this paper.

第4図は従来のこの種の情報処理装置を示し、図におい
て、1は入力制御部、8は出力制御部、2はリンクテー
ブル部、3はファンクションテーブル部、4は待ち合わ
せメモリ部、5はキュ一部、6は演算部、7は出力キュ
一部である。
FIG. 4 shows a conventional information processing device of this kind. In the figure, 1 is an input control section, 8 is an output control section, 2 is a link table section, 3 is a function table section, 4 is a waiting memory section, and 5 is a 6 is an arithmetic unit, and 7 is an output queue part.

また第5図は第4図の装置のトークンのフォーマントの
遷移及び各テーブルの内容を示し、同図(al〜(eン
において、9〜13はトークンであり、トークン9にお
いて、101はモジュール番号、102は行先アドレス
、103はデータであり、トークンIIにおいて、1)
2は次行先アドレス、105はファンクションテーブル
アドレス、106はセレクションコードである。またl
−−クン12において、107は待ち合わせメモリアド
レス、108はオペコード、トークン13において、1
31.132はデータ1.データ2である。
In addition, FIG. 5 shows the transition of token formants and the contents of each table in the device of FIG. The number, 102 is the destination address, 103 is the data, and in Token II, 1)
2 is the next destination address, 105 is the function table address, and 106 is the selection code. Also l
--In token 12, 107 is the waiting memory address, 108 is the opcode, and in token 13, 1
31.132 is data 1. This is data 2.

また同図(f)〜(h)において、14〜16はリンク
テーブル、ファンクションテーブル、待ち合わせメモリ
であり、0〜127.0〜63.0〜51)はそれぞれ
そのアドレスを示す。またリンクテーブル14において
、205はファンクションテーブルアドレス、212は
次行先アドレス、206はセレクションコードであり、
ファンクションテーブル15において、207は待ち合
わせメモリアドレス、208はオペコードである。また
待5合;bせメモリ16において、230はデータであ
る。
Further, in (f) to (h) of the same figure, 14 to 16 are a link table, a function table, and a waiting memory, and 0 to 127.0 to 63.0 to 51) indicate their addresses, respectively. In addition, in the link table 14, 205 is a function table address, 212 is a next destination address, 206 is a selection code,
In the function table 15, 207 is a waiting memory address, and 208 is an operation code. Also, in the waiting memory 16, 230 is data.

次に動作について説明する。Next, the operation will be explained.

第4図のように構成された情報処理装置に対して、第5
図(a)に示すトークン9が入力される。入力側fa1
)部1に到着したトークン9のモジュール番号MN10
1はあらかじめこの情報処理装置に与えられているモジ
ュール番号と比較され、不一致ならばこのトークンはそ
のままの形式で出力制御部8に送出されて外部に出力さ
れ、一致した場合のみモジュール番号MNIOIを除い
たトークン10(同図(b)参照)がリンクテーブル部
2に送出される。
For the information processing apparatus configured as shown in FIG.
Token 9 shown in Figure (a) is input. Input side fa1
) Module number MN10 of token 9 that arrived at part 1
1 is compared with the module number given to this information processing device in advance, and if they do not match, this token is sent as is to the output control unit 8 and output to the outside, and only if they match, the module number MNIOI is removed. The token 10 (see FIG. 3(b)) is sent to the link table section 2.

リンクテーブル部2ではトークン10の行先アドレスI
D102をアドレスとしてそのリンクテーブルLT14
を参照し、ファンクションテーブルFT15の読出しの
ためのファンクションテーブルアドレスFTA 205
.次にこのトークンがリンクテーブル部2に到着したと
きにリンクテーブルを読み出すための次行先アドレスI
D’212、及びこのトークンに対して施すべき命令の
分類を表すセレクションコード5EL206などを読み
出してトークン10に付加し、新たなトークン1) (
同図(C)参照)を構成してファンクションテーブル部
3に送出する。
In the link table section 2, the destination address I of the token 10 is
The link table LT14 with D102 as the address
Refer to the function table address FTA 205 for reading the function table FT15.
.. Next destination address I for reading the link table when this token arrives at the link table unit 2
D'212 and the selection code 5EL206 representing the classification of commands to be performed on this token are read out and added to token 10 to create a new token 1) (
(see (C) in the same figure) and sends it to the function table unit 3.

ファンクションテーブル部3では、ファンクションテー
ブルアドレスFTA105をアドレスとしてそのファン
クションテーブルFT15を参照し、以後に続くパイプ
ライン段における処理内容を決定するパラメータ群を得
る。得られたパラメータの一部はそのままトークン1)
に付加されるが、他の部分は図示されていない制御部で
再処理され、その結果がトークン1)に付加されて新た
なトークン12を構成して待ち合わせメモリ部4に送出
される。
The function table section 3 refers to the function table FT15 using the function table address FTA105 as an address, and obtains a parameter group that determines the processing content in the subsequent pipeline stage. Some of the obtained parameters remain as token 1)
However, other parts are reprocessed by a control section (not shown), and the result is added to token 1) to form a new token 12, which is sent to the waiting memory section 4.

例えば、ファンクションテーブル部3が受は取ったトー
クン1)が2オペランド演算の一方のオペランドとなる
トークンであり、他方のオペランドとなるべきトークン
は既に到着して待ち合わせメモリ部4で待機していると
すると、ファンクションテーブル部3においてこのトー
クン1)は演算の種類を表わすオペコード0PC20B
と、2オペランド演算の他のオペランドが格納されてい
る待ち合わせメモリDM16のメモリアドレスDMA2
07とを得てトークン1)に付加してトークン12(同
図(dl参照)を構成する。
For example, if the token 1) received by the function table section 3 is a token that becomes one operand of a two-operand operation, and the token that should become the other operand has already arrived and is waiting in the waiting memory section 4. Then, in the function table section 3, this token 1) is an operation code 0PC20B representing the type of operation.
and the memory address DMA2 of the waiting memory DM16 where the other operands of the two-operand operation are stored.
07 and is added to token 1) to form token 12 (see dl in the same figure).

待ち合わせメモリ部4では、演算の実行に必要な他のオ
ペランドに相当するデータ230を読み出して2オペラ
ンド131.132を備えたトークン13(同図(el
参照)としてキュ一部5に送出する。
The waiting memory unit 4 reads data 230 corresponding to other operands necessary for execution of the operation and stores the token 13 (see figure (el)) having two operands 131 and 132.
(see) to the queue section 5.

キュ一部5はファーストイン・ファーストアラ1−メモ
リで構成されており、このトークン13がファーストイ
ン・ファーストアウトメモリの先頭に達すると、演算部
6に送出されて演算処理が実行される。演算結果トーク
ンは第5図(b)に示す形式であり、このトークン10
はリンクテーブル部2へ送出される。
The queue section 5 is composed of a first-in/first-array 1-memory, and when this token 13 reaches the head of the first-in/first-out memory, it is sent to the arithmetic section 6 and arithmetic processing is executed. The calculation result token has the format shown in FIG. 5(b), and this token 10
is sent to the link table section 2.

このようにして、入力されたトークンはリンクテーブル
部2.ファンクシッンテーブル部3.待ち合わせメモリ
部4.キュ一部5.演算部6からなるパイプラインリン
グ50を何回か巡回することにより必要な処理が施され
て、その後再度出力のためにリンクテーブル部2を通っ
てファンクションテーブル部3に行き、ここで出力のた
めの命令を受は取り、待ち合わせメモリ部4とキュ一部
5を経由して出力キュ一部7に送られ、さらに出力制御
部8を経由して外部に出力される。
In this way, the input token is stored in the link table section 2. Funk thin table section 3. Waiting memory section 4. Part 5. Necessary processing is performed by going around the pipeline ring 50 consisting of the arithmetic unit 6 several times, and then it passes through the link table unit 2 again to the function table unit 3 for output, where it is output again. The command is received, sent to the output queue section 7 via the waiting memory section 4 and the queue section 5, and further outputted to the outside via the output control section 8.

上記説明から明らかなように、従来の情報処理装置では
これにトークンが入力された場合、一般には演算処理の
ためにパイプラインリングをn回巡回し、そして最後に
外部へ出力するためにもう一度バイブラインリング(演
算部は除く)を回ることになる。
As is clear from the above explanation, when a token is input to a conventional information processing device, it generally cycles through the pipeline ring n times for arithmetic processing, and finally vibrates again to output it to the outside. It will go around the line ring (excluding the calculation section).

従って、もし唯一度の演算処理のみを必要とする入力ト
ークンの場合、本来は上記パイプラインリングを一巡回
すれば処理が完了するのにもかかわらず、出力のために
もう一度パイブラインリングを回らなければならない。
Therefore, in the case of an input token that requires only one operation, even though the processing would normally be completed after going through the pipeline ring once, it has to go through the pipeline ring again for output. Must be.

即ち、出力のためのオーバーヘッドが、本来の処理時間
と同じ程度存在することになる。このオーバーヘッドを
相対的に軽減するためには、同一情報処理装置内での演
算処理を多くして、演算処理のためのパイプラインリン
グの巡回回数nを大きくすることが考えられる。しかし
ながら、巡回回数を大きくすることは装置に入力される
トークンに対する処理量が増えることを意味し、装置と
してのスループットは巡回回数に対してほぼ1/nとな
る。
In other words, the overhead for output is the same as the original processing time. In order to relatively reduce this overhead, it is conceivable to increase the number of arithmetic operations performed within the same information processing device and increase the number of cycles n of pipeline rings for arithmetic operations. However, increasing the number of rounds means that the amount of processing for tokens input to the device increases, and the throughput of the device becomes approximately 1/n of the number of rounds.

〔発明が解決しようとする問題点3 以上説明したように、従来の情報処理装置では同一情報
処理装置内での1つのトークンがパイプラインリングを
巡回する回数を大きくすると、システムスループントが
悪化するという問題があり、また逆にシステムスループ
ットを高めるために、多数の1n報処理装置に処理を分
散配置することによって各情報処理装置のパイプライン
リングの巡回回数を減らすと出力のためめオーバーヘッ
ドが顕在化し、最悪の場合には資源の利用効率がほぼ1
/2になるという問題点がある。
[Problem to be Solved by the Invention 3] As explained above, in conventional information processing devices, if the number of times a single token in the same information processing device circulates through the pipeline ring increases, the system throughput deteriorates. On the other hand, in order to increase system throughput, if processing is distributed among a large number of 1n information processing devices and the number of cycles through the pipeline ring of each information processing device is reduced, overhead due to output becomes apparent. In the worst case, the resource utilization efficiency is almost 1.
/2.

本発明は、上記問題点のうち後者、即ち、出力のための
オーバーヘッドを解消することにより、システムスルー
プットが高(、かつ資源効率のよい情報処理装置を提供
することを目的としてなされたものである。
The present invention has been made with the aim of solving the latter of the above problems, that is, providing an information processing device with high system throughput (and high resource efficiency) by eliminating the overhead for output. .

C問題点を解決するための手段〕 上記の問題点を解決するために、本発明では演算命令付
与手段によりトークンに付与される情報に新たに分岐情
報を加え、演算処理手段に上記分岐情報に応じてその演
算処理後のトークンをパイプラインリングより分岐させ
るように構成した。
Means for Solving Problem C] In order to solve the above problems, in the present invention, branch information is newly added to the information given to the token by the arithmetic instruction giving means, and the arithmetic processing means is added to the branch information. Accordingly, the token after the arithmetic processing was configured to be branched from the pipeline ring.

〔作用〕[Effect]

上記のような手段を講じることにより、演算処理手段か
らの結果出カドークンが、直接、出力制御手段に到達可
能となったので、出力処理のためのパイプラインリング
の巡回が不要となり、出力のためのオーバーヘッドが除
去され、システムスループットの高い情報処理装置が実
現できる。
By taking the above measures, the result output from the arithmetic processing means can directly reach the output control means, so there is no need to go around pipeline rings for output processing, and overhead is removed, and an information processing device with high system throughput can be realized.

〔実施例〕〔Example〕

以下、本発明の一実施例を図について説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例による情報処理装置を示し、
第2図はそのトークンのフォーマットの遷移及びトーク
ンにより参照されるテーブルメモリの内容を示す。
FIG. 1 shows an information processing device according to an embodiment of the present invention,
FIG. 2 shows the format transition of the token and the contents of the table memory referenced by the token.

本実施例装置は従来のものと同様のブロックからなるが
、演算の終了したトークンはキュ一部5ではなく演算部
6より出力キュ一部7.出力制御部8を介して外部に出
力されるようになっており、またファンクションテーブ
ル部3にて該演算部6での分岐を指示するための結果行
先コード(分岐情報)1)9をトークン1)に付与でき
るように、そのファンクションテーブル150は結果行
先コード219をも記憶するものとなっている。
The device of this embodiment consists of the same blocks as the conventional one, but the tokens that have been processed are outputted from the arithmetic unit 6 to the queue part 7 instead of the queue part 5. The result destination code (branch information) 1) 9 for instructing branching in the arithmetic unit 6 is outputted to the outside via the output control unit 8, and the function table unit 3 outputs the result destination code (branch information) 9 to the token 1. ), the function table 150 also stores a result destination code 219.

第3図は上記演算部6の内部構成を示し、図において、
61はデータ1.2 (131,132)に対しオペコ
ード108に応じた演算を施す演算器、62はこの演算
器61の演算結果を結果行先コード1)9に応じてリン
クテーブル部2または出力キュ一部7に出力するセレク
タ、63は行先アドレス102及びモジュール番号10
1をう・ノチするラッチである。
FIG. 3 shows the internal configuration of the arithmetic unit 6, and in the figure,
61 is an arithmetic unit that performs an arithmetic operation on data 1.2 (131, 132) according to the operation code 108, and 62 is an arithmetic unit that performs an arithmetic operation on data 1.2 (131, 132) according to the operation code 108; Selector output to part 7, 63 is destination address 102 and module number 10
This is a latch that opens and closes 1.

次に動作について説明する。Next, the operation will be explained.

第1図のように構成された情報処理装置に対して、第2
図(a)に示すトークン9が入力される。入力制御部1
に到着したトークン9のモジュール番号MN101はあ
らかじめこの情報処理装置に与えられているモジュール
番号と比較され、不一致ならばこのトークンはそのまま
の形式で出力制御部8に送出されて外部に出力され、一
致した場合のみモジュール番号MN101を除いたトー
クン10 (同図(b)参照)がリンクテーブル部2に
送出される。
For the information processing apparatus configured as shown in FIG.
Token 9 shown in Figure (a) is input. Input control section 1
The module number MN101 of the token 9 that has arrived is compared with the module number given to this information processing device in advance, and if there is a mismatch, the token is sent as is to the output control unit 8 and output to the outside, and if there is a match. Only in this case, the token 10 excluding the module number MN101 (see (b) in the same figure) is sent to the link table section 2.

リンクテーブル部2ではトークン10の行先アドレスr
D102をアドレスとしてそのリンクテーブルLT14
を参照し、ファンクションテーブルFT150の読み出
しのためのファンクションテーブルアドレス(演算制御
情報)FTA205゜次にこのトークンがリンクテーブ
ル部2に到着したときにリンクテーブルを読み出すため
の次行先アドレスiD’212、及びごのトークンに対
して施すべき命令の分類を表すセレクションコード5E
L206などを読み出してトークン10に付加して新た
なトークン1) (同図(C)参照)を構成してファン
クションテーブル部3に送出する。
In link table section 2, destination address r of token 10
The link table LT14 with D102 as the address
, the function table address (arithmetic control information) FTA 205 for reading the function table FT 150, the next destination address iD' 212 for reading the link table when this token arrives at the link table unit 2, and Selection code 5E indicating the classification of commands to be performed on this token
L206 and the like are read out and added to the token 10 to form a new token 1) (see (C) in the figure) and sent to the function table section 3.

ファンクションテーブル部3では、ファンクションテー
ブルアドレスFTA 105をアドレスとしてそのファ
ンクションテーブルFT150を参照し、以後に続くパ
イプライン段における処理内容を決定するパラメータ群
を得る。得られたパラメータの一部はそのままトークン
1)に付加されるが、他の部分は図示されていない制御
部で再処理された結果がトークンに付加されて新たなト
ークン120(同図(d)参照)を構成し、待ち合わせ
メモリ部4に送出される。
The function table section 3 refers to the function table FT150 using the function table address FTA 105 as an address, and obtains a group of parameters that determine the processing contents in the subsequent pipeline stage. Some of the obtained parameters are added as they are to the token 1), but other parts are reprocessed by a control unit (not shown) and the results are added to the token to create a new token 120 ((d) in the figure). ) and is sent to the waiting memory section 4.

例えば、ファンクションテーブル部3が受は取ったトー
クン1)が2オペランド演算の一方のオペランドとなる
トークンであり、他方のオペランドとなるべきトークン
は既に到着して待ち合わせメモリ部4で待機しており、
かつこのトークンは演算処理後外部に出力されるものと
すると、ファンクションテーブル部3においてこのトー
クン1)は演算の種類を表すオペコード(演算命令コー
ド)OPC208と、2オペランド演算の他のオペラン
ドが格納されている、待ち合わせメモリDM16の待ち
合わせメモリアドレスDMA 107と、演算処理を施
された後のトークンの行先が出力キュ一部7であること
を示す結果行先コード(分岐情報)RDC219、及び
本情報処理装置から出力されたトークンが次に処理され
る情報処理装置を示す次モジュール番号MN’21)を
得、これらをトークン1)に付加してトークン120を
構成する。なおこの場合、上記リンクテーブル部2で付
加された次行先アドレスID’212はこの次モジュー
ル番号MN’21)で示される情報処理装置のリンクテ
ーブルのアドレスを示すものである。
For example, the token 1) received by the function table section 3 is a token that becomes one operand of a two-operand operation, and the token that should become the other operand has already arrived and is waiting in the waiting memory section 4.
Moreover, assuming that this token is output to the outside after the arithmetic processing, this token 1) in the function table section 3 stores an operation code (operation instruction code) OPC208 indicating the type of operation and other operands of the two-operand operation. the waiting memory address DMA 107 of the waiting memory DM16, the result destination code (branch information) RDC 219 indicating that the destination of the token after the arithmetic processing is the output queue section 7, and this information processing device. The next module number MN'21) indicating the information processing device on which the token output from is to be processed next is obtained, and these are added to token 1) to form the token 120. In this case, the next destination address ID'212 added by the link table unit 2 indicates the address of the link table of the information processing device indicated by the next module number MN'21).

待ち合わせメモリ部4では、演算の実行に必要な他のオ
ペランドに相当するデータ230を読み出して2オペラ
ンド131,132を備えたトークン130(同図(e
1参照)としてキュ一部5に送出する。キュ一部5はフ
ァーストイン・ファース[・アウトメモリで構成されて
おり、このトークン130がファーストイン・ファース
トアウトメモリの先頭に達すると、演算部6に送出され
て演算処理が実行される。演算部6では、演算器61に
より上記オペコード0PC108に応じた演算処理を施
した後、トークン130の中の結果行先コードRDC1
09の内容に従ってセレクタ62が出力キュ一部7又は
リンクテーブル部2へ結果トークンを送出する。出力キ
ュ一部7に送出する場合の結果トークンの形式は第2図
(a)の形式であり、リンクテーブル部2に送出する場
合の結果トークンの形式は第2図(b)の形式である。
The waiting memory unit 4 reads data 230 corresponding to other operands necessary for execution of the operation and stores the token 130 (see figure (e)) having two operands 131 and 132.
1) to the queue section 5. The queue section 5 is composed of a first-in/first-out memory, and when this token 130 reaches the head of the first-in/first-out memory, it is sent to the arithmetic section 6 and arithmetic processing is performed. In the arithmetic unit 6, after the arithmetic unit 61 performs arithmetic processing according to the operation code 0PC108, the resulting destination code RDC1 in the token 130 is
The selector 62 sends the result token to the output queue part 7 or the link table part 2 according to the contents of 09. The format of the result token when sent to the output queue part 7 is the format shown in FIG. 2(a), and the format of the result token when sent to the link table part 2 is the format shown in FIG. 2(b). .

以上の説明から明らかなように、n回の演算処理を必要
とする入力トークンは、本発明による情報処理装置によ
れば、パイプラインリングをn回巡回することによって
所望の処理を完了して外部に出力することができる。こ
れに対して、従来例の情報処理装置では、出力のための
オーバーへ・ノドが存在するためにパイプラインリング
を(H+1)回巡回する必要がある。
As is clear from the above description, according to the information processing apparatus according to the present invention, an input token that requires n arithmetic processing completes the desired processing by cycling through the pipeline ring n times, and is then sent to the outside. can be output to. On the other hand, in the conventional information processing device, it is necessary to travel around the pipeline ring (H+1) times because there is an over node for output.

この効果は、第6図に示すように、パイプライン形情報
処理装置100a〜100eを多数カスケード接続して
、プログラムを機能分割することによって処理スループ
ットを向上させようとする時に特に重要である。単一の
パイプライン形情報処理装置を用いた場合に、処理のた
めにm回パイプラインリングを巡回するものとする。こ
れをこの第6図のようにm個のパイプライン形情報処理
装置をカスケード接続したシステムに展開すると、従来
例によれば、それぞれの情報処理装置内で出力のための
処理も含めてパイプラインリングを2回巡回するために
スループットは1/(2tp)となるのに対し、本発明
による情報処理装置の場合にはそれぞれ1巡回ですむた
めにスループットは1/lpとなる。ここでtpはパイ
プラインの1段当たりの所要時間である。
This effect is particularly important when attempting to improve processing throughput by cascading a large number of pipeline information processing devices 100a to 100e and dividing the program into functions, as shown in FIG. When a single pipeline type information processing device is used, it is assumed that the pipeline ring is circulated m times for processing. If this is expanded to a system in which m pipeline type information processing devices are cascaded as shown in Fig. 6, according to the conventional example, each information processing device includes pipeline processing including output processing. The throughput is 1/(2tp) because the ring is visited twice, whereas in the case of the information processing apparatus according to the present invention, the throughput is 1/lp because each round is completed once. Here, tp is the time required for one stage of the pipeline.

すなわち、最大のスループットを得ようとするシステム
構成に対しては従来例に比べて、近似的にではあるが1
00%に近いスループットの改善がなされる。
In other words, for a system configuration that aims to obtain maximum throughput, it is approximately 1
The throughput improvement is close to 0.00%.

なお、上記実施例では入力制御部、出力制御部。Note that in the above embodiment, the input control section and the output control section.

パイプラインリンググの各ブロックをそれぞれ1(固ず
つ有するものについて示したが、本装置内で最も処理速
度の遅い、入力制御部と出力制御部についてはこれを各
々複数個設けることにより、更にスループットを向上さ
せることができる。
Although the example shown here has one block for each pipeline ring, the input control section and output control section, which have the slowest processing speed in this device, can be provided with multiple blocks each to further increase throughput. can be improved.

また人、出力制御部を1個ずつしか持たないものの場合
、マルチプロセッサは第6図のようなカスケード接続の
ものしか構成できないが、人、出力制御部が2個ずつあ
るものの場合は双方向通信が可能となり、FFTバタフ
ライ、シャフルネット(バタフライの一種)、2重ルー
プ等多様なネットワークのものを構成でき、プロセッサ
結合トポロジーを容易に構築することができる。
In addition, in the case of a device that has only one person and one output control unit, the multiprocessor can only be configured with a cascade connection as shown in Figure 6, but in the case of a device that has two people and two output control units, two-way communication is possible. It is possible to configure various networks such as FFT butterfly, shuffle net (a type of butterfly), and double loop, and it is possible to easily construct processor coupling topology.

〔発明の効果〕〔Effect of the invention〕

以上のように、本発明によれば、演算処理手段からの結
果出カドークンが直接出力制御手段に到達可能となるよ
うに構成したので、出力のためのオーハーヘソドが解消
され、システムスループットが高く資源効率のよい情報
処理装置を提供できる効果がある。
As described above, according to the present invention, the result output from the arithmetic processing means is configured to be able to directly reach the output control means, so the overload for output is eliminated, and the system throughput is high and resource efficient. This has the effect of providing a good information processing device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例によるパイプライン形の情報
処理装置の構成を示す機能ブロック図、第2図(a)〜
(e)は第1図のパイプライン形情報処理り参照される
テーブルメモリの構成を示す図、第3図は第1図の装置
の演算部の内部構成を示す図、第4図は従来例のパイプ
ライン形情報処理装置の構成を示す機能ブロック図、第
5図(al〜(fJは、従節5図If)〜(h)は、ト
ークンが参照するテーブルメモリの構成を示す図、第6
図は第1図のバイブライン形情報処理装置を多数カスケ
ード接続して分散処理を行なわせる場合のシステム構成
を示す図である。 図において、1は入力制御部(入力制御手段)、2はリ
ンクテーブル部(行先アドレス変換手段)、3はファン
クションテーブル部(演算命令付与手段)、4は待ち合
わせメモリ部(待ち合わせ手段)5はキュ一部、6は演
算処理手段、7は出力キュ一部、8は出力制御部(出力
制御手段)、5oはパイプラインリングである。 なお図中同一符号は同−又は相当部分を示す。
FIG. 1 is a functional block diagram showing the configuration of a pipeline type information processing device according to an embodiment of the present invention, and FIG.
(e) is a diagram showing the configuration of a table memory referred to in the pipelined information processing of FIG. 1, FIG. 3 is a diagram showing the internal configuration of the arithmetic unit of the device in FIG. 1, and FIG. 4 is a conventional example. FIGS. 5A to 5H are functional block diagrams showing the configuration of the pipeline information processing device of FIG. 6
The figure is a diagram showing a system configuration in which a large number of Vibrine type information processing apparatuses shown in FIG. 1 are connected in cascade to perform distributed processing. In the figure, 1 is an input control section (input control means), 2 is a link table section (destination address conversion means), 3 is a function table section (operation instruction provision means), 4 is a waiting memory section (waiting means), and 5 is a queue 6 is an arithmetic processing means, 7 is an output queue part, 8 is an output control section (output control means), and 5o is a pipeline ring. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] (1)データとその演算制御情報を得るための行先アド
レスとを有するトークンを入力としこれを処理する情報
処理装置において、入力トークンが要処理入力か否かを
判定し要処理入力のみを後述するパイプラインリングに
入力する入力制御手段と、該手段からの非要処理入力ま
たは後述するパイプラインリングからのトークンを外部
に出力する出力制御手段と、上記入力制御手段または後
述する演算処理手段からのトークンにその行先アドレス
に応じた演算制御情報を付加するとともに該行先アドレ
スを更新する行先アドレス変換手段、該手段からのトー
クンにその演算制御情報に応じた演算命令コード及び分
岐情報を付与する演算命令付与手段、該手段から入力さ
れるトークンをそろえるトークンの待ちあわせ手段、該
手段からのトークンに演算を施し上記分岐情報に応じて
上記行先アドレス変換手段または上記出力制御手段に出
力する演算処理手段を備えたパイプラインリングとを備
えたことを特徴とする情報処理装置。
(1) In an information processing device that inputs and processes a token having data and a destination address for obtaining its arithmetic control information, it is determined whether the input token is an input that requires processing, and only the input that requires processing is described later. an input control means for inputting to the pipeline ring; an output control means for outputting non-processing input from the means or tokens from the pipeline ring described later; Destination address conversion means for adding arithmetic control information corresponding to the destination address to the token and updating the destination address; an arithmetic instruction for adding an arithmetic instruction code and branch information to the token from the means according to the arithmetic control information; A token queuing means for arranging the tokens inputted from the means, and an arithmetic processing means for performing arithmetic operations on the tokens from the means and outputting them to the destination address conversion means or the output control means according to the branch information. An information processing device comprising: a pipeline ring;
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6368932A (en) * 1986-09-10 1988-03-28 Matsushita Electric Ind Co Ltd Information processor
JP2010282557A (en) * 2009-06-08 2010-12-16 Canon Inc Device and method for processing data, and program

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