JPS618351U - デ−タ通信装置 - Google Patents

デ−タ通信装置

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Publication number
JPS618351U
JPS618351U JP9114284U JP9114284U JPS618351U JP S618351 U JPS618351 U JP S618351U JP 9114284 U JP9114284 U JP 9114284U JP 9114284 U JP9114284 U JP 9114284U JP S618351 U JPS618351 U JP S618351U
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JP
Japan
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terminal
data communication
reception
cpu
logic gate
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Pending
Application number
JP9114284U
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English (en)
Inventor
憲和 西山
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Meidensha Corp
Original Assignee
Meidensha Corp
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Publication date
Application filed by Meidensha Corp filed Critical Meidensha Corp
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Publication of JPS618351U publication Critical patent/JPS618351U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のデータ通信装置の概略ブロック図、第２
図は本考案の一実施例によるデータ通信装置の概略ブロ
ック図である。 １０．１２・・・データ通信用ＬＳＩ、１６・・・伝送
路、２６・・・ＣＰＵ１２ Ｂ， ３ Ｇ・・・論理ゲ
ート、ＴＸＤ・・・送信端子、ＲＸＤ・・・受心端子、
ＲＸＲＤＹ・・・受信レディ端子、ＢＲＫＤＥＴ・・・
ブレーク検出端子、ＩＮＴ−・・割込み端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 受信キャラクタが揃ったとき、および受信端子がローに
    保持されているブレーク状態のときに受信レディ端子が
    ハイとなる調歩同期式データ通信用ＬＳＩと、カレント
    ルーブ伝送路とを用い、上記受信レディ端子の出力信号
    をＣＰＵの割込み信号とし、上記受信キャラクタを上記
    ＣＰＵに引き渡す構成のデータ通信装置であって、上記
    ブレーク状態でハイとなる上記データ通信号ＬＳＩのブ
    レーク検出端子と、上記受信レディ端子とを論理ゲート
    に接続するとともに、この論理ゲートの出力を上記ＣＰ
    Ｕの割込み端子に接続し、上記論理ゲートにより、上記
    ブレーク検出端子がハイの七きは上記受信レディ端子が
    ハイになっても上記ＣＰＵに割込みがかからないように
    構成したことを特徴とするデータ通信装置。
JP9114284U 1984-06-19 1984-06-19 デ−タ通信装置 Pending JPS618351U (ja)

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JP9114284U JPS618351U (ja) 1984-06-19 1984-06-19 デ−タ通信装置

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JP9114284U JPS618351U (ja) 1984-06-19 1984-06-19 デ−タ通信装置

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JPS618351U true JPS618351U (ja) 1986-01-18

Family

ID=30646778

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JP9114284U Pending JPS618351U (ja) 1984-06-19 1984-06-19 デ−タ通信装置

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