JPS6183338U - - Google Patents
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- Publication number
- JPS6183338U JPS6183338U JP1984167199U JP16719984U JPS6183338U JP S6183338 U JPS6183338 U JP S6183338U JP 1984167199 U JP1984167199 U JP 1984167199U JP 16719984 U JP16719984 U JP 16719984U JP S6183338 U JPS6183338 U JP S6183338U
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- JP
- Japan
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- circuit
- output
- comparator
- given
- discharge
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- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案による一実施例を示す回路図、
第２図ａ及びｂは同実施例の回路動作を説明する
ための信号波形図、第３図は従来のパルス遅延回
路を示す図である。 １，２：比較器、３：ラツチ回路、Ｃ１，Ｃ２
：容量、Ｔｒ１，Ｔｒ２：トランジスタ、Ｒ１乃
至Ｒ６：抵抗。
第２図ａ及びｂは同実施例の回路動作を説明する
ための信号波形図、第３図は従来のパルス遅延回
路を示す図である。 １，２：比較器、３：ラツチ回路、Ｃ１，Ｃ２
：容量、Ｔｒ１，Ｔｒ２：トランジスタ、Ｒ１乃
至Ｒ６：抵抗。
Claims (1)
- 放電回路を備えたＣＲ回路が一方の入力端に接
続され、所定の基準電圧が他方の入力端に接続さ
れた第１及び第２比較器と、入力に被遅延信号及
び第１比較器の出力が与えられ、一方の出力が第
２比較器に接続された上記放電回路に、他方の出
力が第１比較器に接続された上記放電回路に夫々
与えられて放電を制御するラツチ回路とを備え、
ラツチ回路に与えられた入力信号に上記ＣＲ回路
に基づく遅延を与えて第２比較器の出力として導
出することを特徴とするパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984167199U JPS6183338U (ja) | 1984-11-02 | 1984-11-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984167199U JPS6183338U (ja) | 1984-11-02 | 1984-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6183338U true JPS6183338U (ja) | 1986-06-02 |
Family
ID=30725002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984167199U Pending JPS6183338U (ja) | 1984-11-02 | 1984-11-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6183338U (ja) |
-
1984
- 1984-11-02 JP JP1984167199U patent/JPS6183338U/ja active Pending
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