JPS6175935A - Scan flip-flop system - Google Patents
Scan flip-flop systemInfo
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- JPS6175935A JPS6175935A JP59198353A JP19835384A JPS6175935A JP S6175935 A JPS6175935 A JP S6175935A JP 59198353 A JP59198353 A JP 59198353A JP 19835384 A JP19835384 A JP 19835384A JP S6175935 A JPS6175935 A JP S6175935A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＬＳＩのように、論理ゲートの他に多数のフ
リップ・フロップを備えた回路装置において、これら多
数のフリップ・フロ・２プの内容を読み取ったり診断し
たりするため、回路装置をスキャンモードにしたとき、
各フリップ・フロップをシリアルに接続して任意の値を
各フリップ・フロップにスキャン・インあるいは任意の
フリップ・フロップの状態をスキャン・アウトするスキ
ャンフリップ・フロップ方式に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a circuit device such as an LSI that includes a large number of flip-flops in addition to logic gates. When the circuit device is placed in scan mode for reading or diagnosing the
The present invention relates to a scan flip-flop method in which each flip-flop is connected in series and an arbitrary value is scanned into each flip-flop or the state of an arbitrary flip-flop is scanned out.
ＬＳＩやプリント回路のように、論理ゲートの他に多数
のフリップ・フロップ（以下Ｆ−Ｆと略記する）を備え
た回路装置においては、これら多数のＦ−Ｆの内容を読
み取ることがしばしば行われる。特に障害が発生した場
合には、診断のために、各Ｆ−Ｆに所望する任意の値を
セットしたり、あるいは任意のＦ−Ｆの状態を読みだす
ことが行われる。その場合、各Ｆ−Ｆをシリアルに接続
して任意の値を各Ｆ−Ｆにスキャン・インあるいは任意
のＦ−Ｆの状態をスキャン・アウトするスキャンＦ−Ｆ
方式が用いられる。In circuit devices such as LSIs and printed circuits that are equipped with a large number of flip-flops (hereinafter abbreviated as FF) in addition to logic gates, it is often necessary to read the contents of these large numbers of FF. . Particularly when a failure occurs, a desired value is set in each FF or the status of an arbitrary FF is read for diagnosis. In that case, scan F-F connects each F-F serially and scans any value into each F-F or scans out the state of any F-F.
method is used.
第３図は、従来のスキャンＦ−Ｆ方式を示したものであ
る。図において、ＵＮＩ ＴＡはフリップ・フロップ群
Ｇａ＋ ｌ Ｇａ２ 、Ｇａ３を有する回路装置、Ｕ
Ｎ ＩＴＢはゲートやフリップ・フロップからなる回路
群Ｇｔ）ｔ 、Ｇｂ２等からなる回路装置である。Ｕ
ＮＩＴＡのＦ−Ｆ群Ｇａ＋は２個のＦ−ＦｉｌとＦ−Ｆ
１２が直列に接続され、その出力すなわちＦ−Ｆ１２の
Ｑ出力がＵＮ ］ ＴＢの回路群Ｇｂ＋に供給される。FIG. 3 shows the conventional scan FF method. In the figure, UNI TA is a circuit device having flip-flop groups Ga+l Ga2, Ga3, U
N ITB is a circuit device consisting of a circuit group Gt)t, Gb2, etc. consisting of gates and flip-flops. U
NITA's F-F group Ga+ consists of two F-Fil and F-F
12 are connected in series, and the output thereof, ie, the Q output of F-F12, is supplied to the circuit group Gb+ of UN]TB.
同じ＜Ｆ−Ｆ群Ｇａ２は２個のＦ−Ｆ１ａとＦ−Ｆ１４
が直列に接続され、Ｆ−Ｆ１４のＱ出力がＵＮＩＴＢの
回路群Ｇｂ２に供給される。Ｆ −Ｆｌ￥、Ｇａ３は３
個のＦ−Ｆ１５．Ｆ−Ｆ１６及びＦ−Ｆ１７が直列に接
続され、Ｆ−Ｆ１７のＱ出力はＵＮＩＴＢは加えられる
とともに、スキャンモード時はスキャンデータ出力ＳＤ
ｏとしてスキャン・アウトされる。Same<F-F group Ga2 has two F-F1a and F-F14
are connected in series, and the Q output of F-F14 is supplied to circuit group Gb2 of UNITB. F −Fl￥, Ga3 is 3
F-F15. F-F16 and F-F17 are connected in series, and the Q output of F-F17 is added to UNITB, and in scan mode, the scan data output SD
scanned out as o.
ＣＬＫは各Ｆ−Ｆに対するクロック信号、ＳＤｉはスキ
ャンモード時にスキャン・インされるスキャンデータ入
力、ＡＣＬＫ及びＢＣＬＫはスキャンモード時に各Ｆ−
ＦをスキャンするためのＡクロック信号及びＢクロック
信号、ＳｉはＦ−Ｆ１１〜１７のスキャン入力端、Ｄは
各Ｆ−Ｆのデータ入力端である。CLK is a clock signal for each F-F, SDi is a scan data input scanned in during scan mode, ACLK and BCLK are a clock signal for each F-F during scan mode.
An A clock signal and a B clock signal for scanning F, Si is a scan input terminal of F-Fs 11 to 17, and D is a data input terminal of each F-F.
この構成において、ＵＮＩＴＡ及びＵＮＩＴＢの通常の
回路装置としての動作モード（クロックモード）のとき
は、ＣＬＫにより各Ｆ−Ｆが同期制御され、Ｆ−Ｆ群Ｇ
ａｔ 、Ｇａ２ 、Ｇａ３の出力がＵＮ ＩＴＢに供
給される。In this configuration, when UNITA and UNITB are in the normal operation mode (clock mode) as a circuit device, each FF is synchronously controlled by CLK, and the FF group G
The outputs of at, Ga2, and Ga3 are supplied to the UN ITB.
各Ｆ−Ｆの状態を診断するスキャンモード時には、図に
点線で示すようにＦ−Ｆ＃Ｇａ１ 、Ｇａ２及びＧ ａ
３がシリアルに接続される。Ｆ−Ｆ群Ｇ ａ １のＦ
−ＦｉｌのＦ−Ｆスキャン入力端Ｓｉにスキャンデータ
入力ＳＤｉがスキャン・インされると、ＣＬＫの代りに
ＡＣＬＫ及びＢＣＬＫによりスキャンデータ人力ＳＤｉ
はＦ−Ｆｉｌ、Ｆ・Ｆ１２．Ｆ−Ｆ１ａ、Ｆ−Ｆ１４．
Ｆ−Ｆ１５、Ｆ−Ｆ１６．Ｆ−Ｆ１７と順次シフトされ
てＦ・Ｆ１７のＱ出力からスキャンデータＳＤｏがスキ
ャン・アウトされる。このスキャンデータ出力ＳＤｏを
読み取ることにより各Ｆ−Ｆ群の全てのＦ−Ｆの状態を
知ることができる。During the scan mode for diagnosing the state of each F-F, F-F#Ga1, Ga2 and Ga are shown as dotted lines in the figure.
3 are connected serially. F-F group G a 1 F
- When the scan data input SDi is scanned in to the FF scan input terminal Si of -Fil, the scan data input SDi is input by ACLK and BCLK instead of CLK.
is F-Fil, F・F12. F-F1a, F-F14.
F-F15, F-F16. The scan data SDo is sequentially shifted from F to F17 and scanned out from the Q output of F.F17. By reading this scan data output SDo, the status of all FFs in each FF group can be known.
この従来のスキャンＦ−Ｆ方式では、スキャン・イン疎
びスキャン・アウトを実行するとき、スキャンデータ人
力ＳＤｉが各Ｆ−Ｆをシフトする過程において各Ｆ−Ｆ
の値はランダムに変化する。In this conventional scan F-F method, when performing scan-in/scan-out, the scan data manual SDi shifts each F-F in the process of shifting each F-F.
The value changes randomly.
このため、各Ｆ−Ｆ群の出力信号を受けているＵＮＩＴ
ＢはＵＮＩＴＡのスキャンモード時のランダムな出力に
より誤動作を生じる危険があった。Therefore, the UNIT receiving the output signal of each F-F group
B had the risk of malfunction due to random output during UNITA's scan mode.
そこで従来は、ＵＮＩＴＡの出力を受けるユニットやシ
ステムの受は側において誤動作防止の論理を組み込むか
、またはＵＮＩＴＢに対し信号を出力するＦ−Ｆをスキ
ャンループよりはずしていた。しかしながら、このよう
な誤動作防止の論理回路は複雑であり、かつスキャンモ
ードに移行するとスキャンモードに入る前の各Ｆ−Ｆ群
の出力を読み取ることができなくなるという不都合があ
った。Therefore, in the past, logic for preventing malfunction was incorporated in the unit or system receiver that received the output of UNITA, or the FF that outputs the signal to UNITB was removed from the scan loop. However, such a logic circuit for preventing malfunctions is complicated, and there is a problem in that once the mode is shifted to the scan mode, it becomes impossible to read the output of each FF group before entering the scan mode.
本発明の目的は、従来のスキャンＦ−Ｆ方式の欠点を除
去し、誤動作防止論理回路を用いない簡単な回路構成に
より、スキャンモード時における各Ｆ−Ｆ群の出力変化
が他のユニットやシステムに伝播するのを阻止するとと
もに、各Ｆ−Ｆのスキャン動作中であっても、スキャン
モードに移行する前の各Ｆ−Ｆ群の出力値を読み取るこ
と可能にしたスキャンＦ−Ｆ方式を提供するにある。It is an object of the present invention to eliminate the drawbacks of the conventional scan F-F system, and to use a simple circuit configuration that does not use a malfunction prevention logic circuit, so that the output changes of each F-F group during scan mode can be easily controlled by other units or systems. We provide a scan F-F method that prevents the spread of the signal and makes it possible to read the output value of each F-F group before transitioning to scan mode even during the scan operation of each F-F. There is something to do.
本発明は、前記目的を達成するために、クロックモード
とスキャンモードを備え、クロックモード時には通常の
回路装置としての動作を行い、スキャンモード時には回
路装置の各フリップ・フロップ群をシリアルに接続して
スキャン・イン及びスキャン・アウトを行う回路装置の
スキャンフリップ・フロラフ方式において、各フリップ
・フロップ群の出力値を保持するラッチ手段と、クロッ
クモード時にはフリップ・フロップ群の出力をそのラン
チ手段に供給し、スキャンモード時にはフリップ・フロ
ップ群の出力がそのラッチ手段に供給されるのを遮断し
、かつ、フリップ・フロップ群の出力をスキャンデータ
として出方するセレクタ手段を各フリップ・フロップ群
に備えたことを特徴とする。In order to achieve the above object, the present invention has a clock mode and a scan mode, operates as a normal circuit device in the clock mode, and serially connects each flip-flop group of the circuit device in the scan mode. The scan flip-flop method of a circuit device that performs scan-in and scan-out includes latch means for holding the output value of each flip-flop group, and supplying the output of the flip-flop group to its launch means in clock mode. , each flip-flop group is provided with selector means for cutting off the output of the flip-flop group from being supplied to the latch means in the scan mode and outputting the output of the flip-flop group as scan data. It is characterized by
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例の説明図、第２図は第１図の動作波形図
を示したものである。Embodiments of the present invention will be described based on the drawings. FIG. 1 is an explanatory diagram of an embodiment of the present invention, and FIG. 2 is an operational waveform diagram of FIG. 1.
第１図において、点線で囲まれた２ｏはＦ−Ｆ群の１つ
を代表して示したもので、ナントゲートＮＡＮＤ２１−
ＮＡＮＤ２６及びオアゲート０Ｒ２７〜０Ｒ２９及び／
７ゲー）ＮＯＲ３０よりなりその構成は公知のものであ
る。同じく点線で囲まれた３３は本発明に係る出方手段
で、ラッチ回路３１及びセレクタ回路３２を有している
。ラッチ回路３１はナンドゲー）ＮＡＮＤ３１１及びＮ
ＡＮＤ３１２がらなり、各ナントゲートの一方の入力端
にはセレクタ回路３２の出力が入力され、他方の入力端
には互いに他のナントゲートの出力が入力される。ＮＡ
ＮＤ３１１及びＮＡＮＤ３１２の出力側は出力手段３３
の出力端Ｑ及びＱに接続される。In FIG. 1, 2o surrounded by a dotted line represents one of the F-F groups, and is a NAND gate NAND21-
NAND26 and OR gate 0R27 to 0R29 and/
7 games) NOR30, and its configuration is well known. 33, which is also surrounded by a dotted line, is an output means according to the present invention, which includes a latch circuit 31 and a selector circuit 32. The latch circuit 31 is a NAND game) NAND311 and N
The output of the selector circuit 32 is input to one input terminal of each Nant gate, and the output of the other Nant gate is input to the other input terminal. NA
The output side of ND311 and NAND312 is output means 33
is connected to output terminals Q and Q of.
セレクタ回路３２はオアゲートｏＲ３２１，０Ｒ３２２
及びナントゲートＮＡＮＤ３２３からなる。０Ｒ３２１
及び３２２の一方の入力端にはＦ・Ｆ群２０の出力Ｐ及
びＰが入力され、他方の入力端にはスキャンモード信号
ＳＭが人力される。The selector circuit 32 is an OR gate oR321, 0R322
and Nant Gate NAND323. 0R321
and 322, the outputs P and P of the F/F group 20 are input to one input terminal, and the scan mode signal SM is manually input to the other input terminal.
０Ｒ３２２の一方の入力端の信号すなわちＦ−Ｆ群２０
の出力ＰはＮＡＮＤ３２３に入力され、ＮＡＮＤ ３２
３の出力ＳＤｏはスキャンデーク出力端Ｒに接続される
。スキャンモード信号ＳＭはスキャンモード時はＨＩＧ
Ｈレヘルにセントされ、それ以外の動作モードではＬＯ
Ｗレベルにセットされる。The signal at one input end of 0R322, that is, the F-F group 20
The output P of is input to NAND 323, and NAND 32
The output SDo of No. 3 is connected to the scan data output terminal R. Scan mode signal SM is HIG in scan mode
Sent to H level, LO in other operating modes
Set to W level.
次に第１図の動作について説明する。第１図におけるＦ
−Ｆ群２０の動作は公知であり、かつその動作内容は本
発明の動作の理解に特に必要ではないので、下表に、ク
リアモード、通常の動作モードであるクロックモード及
びスキャンモードの三者の真理値表を示し、その詳細な
動作説明は省略する。Next, the operation shown in FIG. 1 will be explained. F in Figure 1
- Since the operation of the F group 20 is well known and its operation details are not particularly necessary for understanding the operation of the present invention, the following table shows three modes: clear mode, normal operation mode, clock mode, and scan mode. The truth table of is shown, and detailed explanation of its operation is omitted.
表
前記表及びＦ−Ｆ群２０において、ＣＬＲはクリア入力
、ＣＫはクロック、ＩＨはクロックＣＫの供給を制御す
るインヒビット信号、Ａ Ｉ ＆ ヒＡ２はクロックモ
ード時にＦ−Ｆ群の出力状態を所望の値にセットする制
御信号、Ａ及びＢはスキャンモード時にシリアルに接続
された各Ｆ−Ｆを順次シフトさせるＡクロック及びＢク
ロック、ＳＤｉはスキャンモード時にスキャン・インさ
れるスキャンデータ入力、Ｐ及びＸＰはＦ−Ｆ群２ｏの
出力で互いに反転関係にある。また、表中に示されてい
る“１”は入力ＨＩＧＨレベルを、“０”は入力ＬＯＷ
レベルを、“×１は１″又は“０”レベルを、“Ｈ”は
出方ＨＩＧＨレベルを、′Ｌ′は出力ＬＯＷレベルを、
且は正パルスを、■は負パルスを、下は立上りを、Ｐｏ
とＰｏは１クロツク前のデータをそれぞれ示す。In the above table and F-F group 20, CLR is a clear input, CK is a clock, IH is an inhibit signal that controls the supply of clock CK, and A I & A2 is a desired output state of the F-F group in clock mode. A and B are the A clock and B clock that sequentially shift each serially connected FF in the scan mode, SDi is the scan data input scanned in in the scan mode, P and XP are the outputs of the F-F group 2o and have an inverse relationship with each other. In addition, “1” shown in the table indicates input HIGH level, and “0” indicates input LOW level.
The level is "x1" or "0" level, "H" is the output HIGH level, 'L' is the output LOW level,
And indicates a positive pulse, ■ indicates a negative pulse, and below indicates a rising edge.
and Po indicate data one clock ago, respectively.
前記表から明らかなように、Ｆ−Ｆ群２ｏの出力Ｐは、
スキャンモード時にはスキャンデータ人力５Ｄｒｌ）＜
Ａ、ＢクロックによってＦ−Ｆをシフトする過程におい
てランダムに変化する。このため、Ｆ−Ｆ群２ｏに接続
される図示しないユニットやシステムに誤動作を生じさ
せる危険のあることは、先に従来技術の欠点として述べ
たとおりである。As is clear from the table above, the output P of the F-F group 2o is
When in scan mode, scan data manually 5 Drl) <
It changes randomly in the process of shifting FF using the A and B clocks. For this reason, there is a risk that a unit or system (not shown) connected to the FF group 2o may malfunction, as described above as a drawback of the prior art.
本発明は、う・ノチ回路３１及びセレクタ回路３２を備
えた出力手段３３を設けることによりこの問題を解決し
たもので、以下出力手段３３の動作を、第２図の動作波
形図に基づいて説明する。The present invention solves this problem by providing an output means 33 that includes an U-nochi circuit 31 and a selector circuit 32.The operation of the output means 33 will be explained below based on the operation waveform diagram in FIG. do.
通常の動作を行うクロックモード時には、セレクタ回路
３２のスキャンモード信号ＳＭはＬＯＷレベルにセット
されるので、Ｆ−Ｆ群２０の出力Ｐは０Ｒ３２２を通っ
てランチ回路３１のＮＡＮＤ３１２に加えられ、同じく
出力ｘｐは０Ｒ３２１を通ってラッチ回路３１のＮＡＮ
Ｄ３１１に加えられる。ラッチ回路３１のＮＡＮＤ３１
１及び３１２はそれぞれの入力の反転信号を出力するの
で、その出力Ｑ、Ｑはセレクタ回路３２に加えられるＰ
、ＸＰの反転出力となる。Ｆ−Ｆ群２ｏにデータＤａ、
Ｄｂ等うが入力されると、クロックＣＫに同期してその
データに対応した出力Ｑ、Ｉ：１ｋが出力手段から出力
され、図示しないユニットやシステム等に供給される。In the clock mode for normal operation, the scan mode signal SM of the selector circuit 32 is set to LOW level, so the output P of the F-F group 20 is applied to the NAND 312 of the launch circuit 31 through 0R322, and is also output. xp passes through 0R321 to NAN of latch circuit 31
Added to D311. NAND31 of latch circuit 31
1 and 312 output inverted signals of their respective inputs, so their outputs Q and Q are P applied to the selector circuit 32.
, becomes the inverted output of XP. Data Da to F-F group 2o,
When data such as Db is input, outputs Q and I:1k corresponding to the data are outputted from the output means in synchronization with the clock CK, and are supplied to a unit, system, etc. (not shown).
クロックモード時は、Ａ及びＢクロックはＬＯＷレベル
に設定される。In clock mode, the A and B clocks are set to LOW level.
またスキャンデータ入力ＳＤｉは利用されないのでその
内容を特定する必要はない。Furthermore, since the scan data input SDi is not used, there is no need to specify its contents.
次に、スキャンモード時は、出力手段３３のスキャンデ
ータＳＤｏの出力端Ｒを図示しない次段のＦ−Ｆ群のス
キャンデータ人力ＳＤｉの入力端に接続することにより
、各Ｆ−Ｆ群を構成するＦ・Ｆを第３図のＵＮＩＴＡ側
に点線で示したと同様にシリアルに接続する。クロック
ＣＫの代りにＡクロック及びＢクロ７りを第２図に示す
位相でシリアル接続された各Ｆ−Ｆに加えることにより
、最初のＦ−Ｆ群に加えられたスキャンデータ入力ＳＤ
ｉが各Ｆ−Ｆを順次シフトされて最終のＦ・Ｆ群からス
キャンデータ出力ＳＤｏとして出力される。この場合、
各Ｆ−Ｆ群における出力手段３３の動作は共通であるの
で、第１図に示した出力手段３３を例にとって、その動
作を説明する。Next, in the scan mode, each F-F group is configured by connecting the output terminal R of the scan data SDo of the output means 33 to the input terminal of the scan data SDi of the next stage F-F group (not shown). The FFs to be connected are serially connected to the UNITA side in the same way as shown by dotted lines in FIG. By adding A clock and B clock instead of clock CK to each serially connected FF with the phase shown in FIG. 2, the scan data input SD added to the first FF group
i is sequentially shifted through each FF and outputted from the final FF group as scan data output SDo. in this case,
Since the operation of the output means 33 in each FF group is common, the operation will be explained by taking the output means 33 shown in FIG. 1 as an example.
スキャンモード時には、セレクタ回路３２のスキャンモ
ード信号ＳＭはＨＩＧＨレベルにセットされる。そうす
ると、Ｆ−Ｆ群２０の出力Ｐ、ＸＰの値に関係なくラッ
チ回路３１のＮＡＮＤ３１Ｌ及び３１２にはＨＩＧＨレ
ベルが入力されるので、ランチ回路３１の状態は変化せ
ず、スキャンモードに移行する前のＦ−Ｆ群２ｏの出力
Ｐ、ＸＰすなわちデータＤｂの値を保持する（第２図点
線部分参照）。一方、Ｆ−Ｆ群２ｏの出力Ｐの反転出力
がスキャンデータＳＤｏがＮＡＮＤ３２３より出力され
る。スキャンデータ入力５Ｄｉ（第２図（７）ＳＤｉｔ
、５Ｄｉ２．５Ｄｉ３等）がＦ・Ｆ群２０に入力さ
れると、このデータ人力ＳＤｉはＡクロック及びＢクロ
ックにより各Ｆ−Ｆを順次シフトして出力Ｐとなり、さ
らに出方手段３３のスキャンデータＳＤｏとして出力さ
れろうこのように、セレクタ回路３２は、通常の論理動
作を行うクロックモード時には、Ｆ−Ｆ群２゜の出力を
ランチ回路３１にそのまま加えて、Ｆ・Ｆ群２０の出力
に対応した値を出力させ、スキャ７％−１’時には、Ｆ
−Ｆ群２ｏの出方がラッチ回路に入るのを遮断してラッ
チ回路にスキャンモード移行前のＦ−Ｆ群２ｏの出方値
を保持させるとともに、スキャンデータ入力ＳＤｉに対
応したスキャンデータ出力ＳＤｏを出力させる。このス
キャンデータ出力ＳＤｏを読み取ることにより、シリア
ルに接続された各Ｆ−Ｆの状態を診断することができる
。In scan mode, scan mode signal SM of selector circuit 32 is set to HIGH level. Then, regardless of the values of the outputs P and XP of the F-F group 20, a HIGH level is input to the NANDs 31L and 312 of the latch circuit 31, so the state of the launch circuit 31 does not change and before shifting to scan mode The outputs P and XP of the F-F group 2o, that is, the values of the data Db are held (see the dotted line in FIG. 2). On the other hand, scan data SDo, which is an inverted output of the output P of the FF group 2o, is output from the NAND 323. Scan data input 5Di (Figure 2 (7) SDit
. In this way, in the clock mode in which normal logic operation is performed, the selector circuit 32 directly applies the output of the F-F group 2° to the launch circuit 31, and corresponds to the output of the F-F group 20. output the value, and when scanning 7%-1', F
- The output of the F group 2o is blocked from entering the latch circuit, and the latch circuit is made to hold the output value of the F-F group 2o before switching to the scan mode, and the scan data output SDo corresponding to the scan data input SDi output. By reading this scan data output SDo, the state of each serially connected FF can be diagnosed.
なお、出力手段３３の出力Ｑ、Ｑ及びＳＤｏとして、入
力されたＰ、ＸＰを反転した値の代りに非反転出力を取
り出すようにしてもよ（、またセレクタ回路及びランチ
回路は、図示のものに限定されるものではない。Note that as the outputs Q, Q, and SDo of the output means 33, non-inverted outputs may be taken out instead of the inverted values of the inputted P and It is not limited to.
以上説明したように、本発明によれば、簡単な構成のセ
レクタ回路及びラッチ回路を備えた出力手段を設けるこ
とにより、通常の動作モード時にはＦ−Ｆ群の出力がそ
のまま出力手段から出力され、スキャンモード時にはＦ
−Ｆ群の出力が出力手段から出力されるのを阻止して、
スキャン動作によりＦ−Ｆ群の出力がランダムに変化し
ても出力手段はスキャンモード移行前のＦ−Ｆ群の出力
値を保持してスキャンモード時の他二二ッＦ４システム
への入力をスキャンモード移行前の値に保証し、これら
が誤動作するのを阻止することができる。さらに、出力
手段に保持された値を読み取ることにより、スキャンモ
ード動作中でもスキャンモード移行前の各Ｆ−Ｆ群の出
力を取り出すことができる。As explained above, according to the present invention, by providing an output means having a selector circuit and a latch circuit with a simple configuration, the outputs of the F-F group are outputted from the output means as they are in the normal operation mode. F in scan mode
- Preventing the output of group F from being output from the output means,
Even if the output of the F-F group changes randomly due to the scan operation, the output means maintains the output value of the F-F group before switching to the scan mode, and scans the input to the other two F4 systems during the scan mode. It is possible to guarantee the values before the mode transition and prevent these from malfunctioning. Furthermore, by reading the values held in the output means, the output of each F-F group before shifting to the scan mode can be taken out even during the scan mode operation.
第１図は本発明の一実施例の説明図、第２図は第１図の
動作波形図、第３図は従来のスキャンフリップ・フロッ
プ方式の説明図である。
Ｆ−Ｆｉｌ〜Ｆ−Ｆ１７・・・・・・フリップ・フロッ
プ、２０・・・・・・フリップ・フロップ（Ｆ −Ｆ）
群、ＮＡＮＤ２１〜ＮＡＮＤ２６・・・・・・ナントゲ
ート、０Ｒ２７〜０Ｒ２９・・・・・・オアゲート、Ｎ
０Ｒ３０・・・・・・ノアゲート、３１・・・・・・ラ
ッチ回路、３２・・・・・・セレクタ回路、３３出力手
段、ＮＡＮＤ３１１〜ＮＡＮＤ３１２・・・・・・ナン
トゲート、０Ｒ３２１〜０Ｒ３２２・・・・・・オアゲ
ート、ＮＡＮＤ３２３・・・・・・ナントゲート、ＳＭ
・・・・・・スキャンモード信号。FIG. 1 is an explanatory diagram of an embodiment of the present invention, FIG. 2 is an operational waveform diagram of FIG. 1, and FIG. 3 is an explanatory diagram of a conventional scan flip-flop system. F-Fil~F-F17...Flip-flop, 20...Flip-flop (F -F)
Group, NAND21 to NAND26...Nands gate, 0R27 to 0R29...OR gate, N
0R30...Nor gate, 31...Latch circuit, 32...Selector circuit, 33 output means, NAND311~NAND312...Nand gate, 0R321~0R322... ...Or Gate, NAND323...Nand Gate, SM
...Scan mode signal.
Claims (1)
ド時には通常の回路装置としての動作を行い、スキャン
モード時には回路装置の各フリップ・フロップ群をシリ
アルに接続してスキャン・イン及びスキャン・アウトを
行う回路装置のスキャンフリップ・フロップ方式におい
て、各フリップ・フロップ群の出力値を保持するラッチ
手段と、クロックモード時にはフリップ・フロップ群の
出力をそのラッチ手段に供給し、スキャンモード時には
フリップ・フロップ群の出力がそのラッチ手段に供給さ
れるのを遮断し、かつ、フリップ・フロップ群の出力を
スキャンデータとして出力するセレクタ手段を各フリッ
プ・フロップ群に備えたことを特徴とするスキャンフリ
ップ・フロップ方式。A circuit device that has a clock mode and a scan mode, operates as a normal circuit device in the clock mode, and performs scan-in and scan-out by serially connecting each flip-flop group of the circuit device in the scan mode. In the scan flip-flop method, there is a latch means that holds the output value of each flip-flop group, and in clock mode, the output of the flip-flop group is supplied to the latch means, and in scan mode, the output of the flip-flop group is supplied to the latch means. A scan flip-flop system characterized in that each flip-flop group is provided with selector means for cutting off supply to the latch means and outputting the output of the flip-flop group as scan data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198353A JPS6175935A (en) | 1984-09-21 | 1984-09-21 | Scan flip-flop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198353A JPS6175935A (en) | 1984-09-21 | 1984-09-21 | Scan flip-flop system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175935A true JPS6175935A (en) | 1986-04-18 |
Family
ID=16389695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198353A Pending JPS6175935A (en) | 1984-09-21 | 1984-09-21 | Scan flip-flop system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175935A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239071A (en) * | 1986-04-10 | 1987-10-19 | Nec Corp | Semiconductor integrated circuit |
| JPH02298876A (en) * | 1989-05-15 | 1990-12-11 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPH0773067A (en) * | 1993-09-01 | 1995-03-17 | Nec Corp | Scan path circuit |
| WO2005101669A1 (en) * | 2004-04-07 | 2005-10-27 | Matsushita Electric Industrial Co., Ltd. | Path memory circuit |
| US10359103B2 (en) | 2015-06-11 | 2019-07-23 | Schneeberger Holding Ag | Positioning device |
-
1984
- 1984-09-21 JP JP59198353A patent/JPS6175935A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239071A (en) * | 1986-04-10 | 1987-10-19 | Nec Corp | Semiconductor integrated circuit |
| JPH02298876A (en) * | 1989-05-15 | 1990-12-11 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPH0773067A (en) * | 1993-09-01 | 1995-03-17 | Nec Corp | Scan path circuit |
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| US7734992B2 (en) | 2004-04-07 | 2010-06-08 | Panasonic Corporation | Path memory circuit |
| US10359103B2 (en) | 2015-06-11 | 2019-07-23 | Schneeberger Holding Ag | Positioning device |
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