JPS6167277A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6167277A JPS6167277A JP18811484A JP18811484A JPS6167277A JP S6167277 A JPS6167277 A JP S6167277A JP 18811484 A JP18811484 A JP 18811484A JP 18811484 A JP18811484 A JP 18811484A JP S6167277 A JPS6167277 A JP S6167277A
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- layer
- type silicon
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- electrode
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- 239000000758 substrate Substances 0.000 claims abstract description 27
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- 229910052710 silicon Inorganic materials 0.000 abstract description 35
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子回路において一定電圧を得るときに用いら
れる定電圧ダイオードに関するものである。
れる定電圧ダイオードに関するものである。
（従来例の構成とその問題点）
従来よし電子回路において電源電圧の安定化、回路素子
の保護、基準電圧の発生などに定電圧ダイオードが広く
利用されている。従来の定電圧ダ −イオードは半導体
ｐｎ接合の逆方向降伏現象を利用したもので、逆方向電
圧はｐ型層またはｎ形層の不純物濃度や、厚さ、あるい
は素子形状にょ；てきまるものであり、これを変化させ
ることは不可能であった。
の保護、基準電圧の発生などに定電圧ダイオードが広く
利用されている。従来の定電圧ダ −イオードは半導体
ｐｎ接合の逆方向降伏現象を利用したもので、逆方向電
圧はｐ型層またはｎ形層の不純物濃度や、厚さ、あるい
は素子形状にょ；てきまるものであり、これを変化させ
ることは不可能であった。
（発明の目的）
本発明の目的は、従来例の欠点を除去し、定電圧ダイオ
ードにダート電極を設け、ダート電極に印加するバイア
ス値によって二種類の逆方向電圧を発生できる機能を有
する半導体装置を提供することである。
ードにダート電極を設け、ダート電極に印加するバイア
ス値によって二種類の逆方向電圧を発生できる機能を有
する半導体装置を提供することである。
（発明の構成）
本発明の半導体装置は導電型の半導体基板上にこの半導
体基板と導電型の異なる第１の半導体層と、前記半導体
基板と同一導電型の第２の半導体層が順次形成され、こ
の第２の半導体層表面から第１の半導体層に至る溝が形
成され、この溝の表面に絶縁膜と導電膜が付着し、溝以
外の第１および第２の半導体層に導電膜が付着している
ものである。
体基板と導電型の異なる第１の半導体層と、前記半導体
基板と同一導電型の第２の半導体層が順次形成され、こ
の第２の半導体層表面から第１の半導体層に至る溝が形
成され、この溝の表面に絶縁膜と導電膜が付着し、溝以
外の第１および第２の半導体層に導電膜が付着している
ものである。
（実施例の説明）
本発明の一実施例を第１図および第２図に基づいて説明
する。第１図は実施例の半導体装置の構造断面図である
。同図において１はカソードとな７−低悟棺のｉ仰１・
−・リコン基板、２はシリコン基板１の上に成長させた
ｐ型シリコンエピタキシャル層、３はｐ型シリコンエピ
タキシャル層２にリンを拡散させて形成した高濃度ｎ型
シリコン層、４はケ゛−ト電極となるアルミニウム電極
、５はダート電極を半導体層と絶縁する二酸化シリコン
膜、６はｎ型７９３２層３に接して設けられたカソード
となるアルミニウム電極、７はｎ型シリコン基板ｌに接
して設けられたカソード電極となる金電極である。
する。第１図は実施例の半導体装置の構造断面図である
。同図において１はカソードとな７−低悟棺のｉ仰１・
−・リコン基板、２はシリコン基板１の上に成長させた
ｐ型シリコンエピタキシャル層、３はｐ型シリコンエピ
タキシャル層２にリンを拡散させて形成した高濃度ｎ型
シリコン層、４はケ゛−ト電極となるアルミニウム電極
、５はダート電極を半導体層と絶縁する二酸化シリコン
膜、６はｎ型７９３２層３に接して設けられたカソード
となるアルミニウム電極、７はｎ型シリコン基板ｌに接
して設けられたカソード電極となる金電極である。
つぎに本実施例の半導体装置の製造方法を説明する。比
抵抗０，０１０個のｎ型シリコン基板ｌに比抵抗１０α
、厚さ５μｍのｐ型シリコン層をエピタキシャル成長さ
せ、さらにリンを不純物とじてｐ型シリコンエピタキシ
ャル層２に拡散させ厚さ約０．５μｍの高濃度口型シリ
コン層３を形成する。
抵抗０，０１０個のｎ型シリコン基板ｌに比抵抗１０α
、厚さ５μｍのｐ型シリコン層をエピタキシャル成長さ
せ、さらにリンを不純物とじてｐ型シリコンエピタキシ
ャル層２に拡散させ厚さ約０．５μｍの高濃度口型シリ
コン層３を形成する。
その後ｎｆｉシリコン層３の表面に形成した二酸化シリ
コン膜５に窓おけを行ない、飽和アンモニア水中でシリ
コンを異方性エツチングし、Ｕ字型の溝を形成する。溝
の深さは３μｍで、溝の底部はｐ型シリコンエピタキシ
ャル層２のほぼ中央に位置する。つぎにシリコン基板１
を熱酸化して二酸化シリコン膜５を形成してアノード部
の酸化膜に窓あけを行なったのちアルミニウムを付着さ
せダート電極４とアノード電極６を形成する。最後にｎ
型シリコン基板１の裏面に金を蒸着しカソード電極７と
して工程を終了する。
コン膜５に窓おけを行ない、飽和アンモニア水中でシリ
コンを異方性エツチングし、Ｕ字型の溝を形成する。溝
の深さは３μｍで、溝の底部はｐ型シリコンエピタキシ
ャル層２のほぼ中央に位置する。つぎにシリコン基板１
を熱酸化して二酸化シリコン膜５を形成してアノード部
の酸化膜に窓あけを行なったのちアルミニウムを付着さ
せダート電極４とアノード電極６を形成する。最後にｎ
型シリコン基板１の裏面に金を蒸着しカソード電極７と
して工程を終了する。
ダート電極４に溝部のｐ型シリコン表面に反転層が形成
され始めるしきい電圧以下の電圧を印加したときを考え
るとカソード電極７の電位の上昇に伴ってｎ型シリコン
基板１とｐ型〕シ・リーコンエピタキシャル層２の境界
よシ拡がる空乏層は溝部を覆いつ＜Ｌｎ型シリコン層３
に到達した後降伏を生じる。ｐ型シリコンエピタキシャ
ル層２の不純物濃度をＮＡ１ｎ型シリコン基板１とｎ型
シリコ／僧３の距離をｄとすると降伏電圧は近似的にで
表わされる。但しＥＣは降伏を生じる電界強度、ε８は
半導体の誘電率、ｑは電子電荷である。したがってダー
ト電圧がしきい電圧以下のときは溝に関係なくｐ型シリ
コン層の不純物密度と厚さによって降伏電圧が決定され
る。
され始めるしきい電圧以下の電圧を印加したときを考え
るとカソード電極７の電位の上昇に伴ってｎ型シリコン
基板１とｐ型〕シ・リーコンエピタキシャル層２の境界
よシ拡がる空乏層は溝部を覆いつ＜Ｌｎ型シリコン層３
に到達した後降伏を生じる。ｐ型シリコンエピタキシャ
ル層２の不純物濃度をＮＡ１ｎ型シリコン基板１とｎ型
シリコ／僧３の距離をｄとすると降伏電圧は近似的にで
表わされる。但しＥＣは降伏を生じる電界強度、ε８は
半導体の誘電率、ｑは電子電荷である。したがってダー
ト電圧がしきい電圧以下のときは溝に関係なくｐ型シリ
コン層の不純物密度と厚さによって降伏電圧が決定され
る。
つぎにダート電極にしきい電圧以上の電圧を印加すると
、溝部の二酸化シリコン膜５に接するｐ型シリコン表面
には電子が誘起され、いわゆる反転層が形成される。カ
ソード電極７の電位を上昇させるとｎ型シリコン基板１
とｐ型シリコン層２の境界よシ拡がる空乏層は溝底部の
反転層にまで到達し降伏を生じる。降伏電流は反転層を
通ってｎ型７９３２層３からアノード電極６へと流れる
。
、溝部の二酸化シリコン膜５に接するｐ型シリコン表面
には電子が誘起され、いわゆる反転層が形成される。カ
ソード電極７の電位を上昇させるとｎ型シリコン基板１
とｐ型シリコン層２の境界よシ拡がる空乏層は溝底部の
反転層にまで到達し降伏を生じる。降伏電流は反転層を
通ってｎ型７９３２層３からアノード電極６へと流れる
。
このときの降伏電圧は（１）式において距離ｄをｎ型シ
リコン基板１と溝底部との距離に置き換えたものとなシ
、反転層の形成されないときの降伏電圧よシ小さくなる
。
リコン基板１と溝底部との距離に置き換えたものとなシ
、反転層の形成されないときの降伏電圧よシ小さくなる
。
本実施例のカンード、アノード間電流電圧特性 −が第
２図に示されている。ダートしきい電圧は３Ｖで、ｒ−
ト・アノード間電圧が３ｖ以下のとき６０Ｖの降伏電圧
が得られた。ダート・アノード間電圧を３Ｖ以上とする
と約３５Ｖから電流が流れ始め、デート・アノード間電
圧が８Ｖ以上であれば急峻に立ち上がる降伏特性が得ら
れた。
２図に示されている。ダートしきい電圧は３Ｖで、ｒ−
ト・アノード間電圧が３ｖ以下のとき６０Ｖの降伏電圧
が得られた。ダート・アノード間電圧を３Ｖ以上とする
と約３５Ｖから電流が流れ始め、デート・アノード間電
圧が８Ｖ以上であれば急峻に立ち上がる降伏特性が得ら
れた。
以上のように本実施例によれば中間半導体層にいたる溝
を形成して、この溝部に絶縁膜を介してデート電極を設
けることによりこのデート電極の電位を変えることによ
り降伏電圧を二種類に変化させることができる。
を形成して、この溝部に絶縁膜を介してデート電極を設
けることによりこのデート電極の電位を変えることによ
り降伏電圧を二種類に変化させることができる。
二種類の降伏電圧の値は中間半導体層の不純物濃度と中
間半導体層の厚さおよび溝の深さによってそれぞれ独立
に設計することができる。また本実施例においては半導
体基板を低抵抗ｎ型シリコン基板としたが比抵抗の高い
半導体基板を用いれば降伏電圧を高くすることも可能で
ある。
間半導体層の厚さおよび溝の深さによってそれぞれ独立
に設計することができる。また本実施例においては半導
体基板を低抵抗ｎ型シリコン基板としたが比抵抗の高い
半導体基板を用いれば降伏電圧を高くすることも可能で
ある。
（発明の効果）
本発明によれば、−導電型の半導体基板上に交互に導電
型を変えて二層の半導体層を形成し、表面半導体層よシ
中間半導体層にいたる溝を形成して溝表面に絶縁膜と導
電膜を付着させてケ゛−ト電極を設けることにより、ゲ
ート電極に加える電圧によって降伏電圧を二種類に切シ
換えることができ、この半導体装置を電子回路に用いれ
ば、回路の簡略化、機器の低価格化などが実現され、そ
の実用的価値は犬である。
型を変えて二層の半導体層を形成し、表面半導体層よシ
中間半導体層にいたる溝を形成して溝表面に絶縁膜と導
電膜を付着させてケ゛−ト電極を設けることにより、ゲ
ート電極に加える電圧によって降伏電圧を二種類に切シ
換えることができ、この半導体装置を電子回路に用いれ
ば、回路の簡略化、機器の低価格化などが実現され、そ
の実用的価値は犬である。
第１図は本発明の一実施例における半導体装置の構造断
面図、第２図は同カソード０・アノード間電圧、電流特
性を示すチャート図である。 １・・・ｎ型シリコン基板、２・・・ｐ型シリコンエピ
タキシャル層、３・・・ｎ型シリコン層、４・・・デー
ト電極、５・・・二酸化シリコン膜、６・−７７−ド電
極、７・・・カンード電極。 第１図 〜１ 第２図 ヌ７’／−）’電力と（Ｖ）
面図、第２図は同カソード０・アノード間電圧、電流特
性を示すチャート図である。 １・・・ｎ型シリコン基板、２・・・ｐ型シリコンエピ
タキシャル層、３・・・ｎ型シリコン層、４・・・デー
ト電極、５・・・二酸化シリコン膜、６・−７７−ド電
極、７・・・カンード電極。 第１図 〜１ 第２図 ヌ７’／−）’電力と（Ｖ）
Claims (1)
- 一導電型の半導体基板上に、該半導体基板と導電型の
異なる第１の半導体層と、前記半導体基板と同一導電型
の第２の半導体層が順次形成され、該第２の半導体層表
面より、前記第１の半導体層に至る溝が形成され、該溝
の表面に絶縁膜と導電膜が付着し、溝以外の第１および
第２の半導体層に導電膜が付着していることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811484A JPS6167277A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811484A JPS6167277A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167277A true JPS6167277A (ja) | 1986-04-07 |
Family
ID=16217946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18811484A Pending JPS6167277A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014128953A1 (ja) * | 2013-02-25 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置および半導体回路の駆動装置並びに電力変換装置 |
-
1984
- 1984-09-10 JP JP18811484A patent/JPS6167277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014128953A1 (ja) * | 2013-02-25 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置および半導体回路の駆動装置並びに電力変換装置 |
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