JPS6165350A - 優先順位割当て装置 - Google Patents
優先順位割当て装置Info
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- JPS6165350A JPS6165350A JP60190876A JP19087685A JPS6165350A JP S6165350 A JPS6165350 A JP S6165350A JP 60190876 A JP60190876 A JP 60190876A JP 19087685 A JP19087685 A JP 19087685A JP S6165350 A JPS6165350 A JP S6165350A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Electrophonic Musical Instruments (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Cartons (AREA)
- Train Traffic Observation, Control, And Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リクエスト信号を与えられる複数のリクエス
トチャネルにおける優先順位割当てのための装置に関す
る。
トチャネルにおける優先順位割当てのための装置に関す
る。
複数のプロセッサまたは他の自立的に動作するユニット
の並列動作の際には、常にただ１つのプロセッサが共通
装置たとえばデータバス、制御線、メモリなどのコント
ロールを行い、他のすべてのプロセッサは待ち状態にあ
ることが保証されていなければならない。その際に優先
順位割当てのための装置は、同時に行われる複数のリク
エストから当該の時点で最高の優先順位を有するリクエ
ストを選び出す役割をする。
の並列動作の際には、常にただ１つのプロセッサが共通
装置たとえばデータバス、制御線、メモリなどのコント
ロールを行い、他のすべてのプロセッサは待ち状態にあ
ることが保証されていなければならない。その際に優先
順位割当てのための装置は、同時に行われる複数のリク
エストから当該の時点で最高の優先順位を有するリクエ
ストを選び出す役割をする。
優先順位割当てには２種類の方式がある。固定優先順位
方式では優先順位は変化しない。その−例は、縦続接続
されたフリップフロップから構成された優先順位回路列
を使用する方式である。それに対してローテーション優
先順位方式では、すべてのリクエストは等しく重要であ
るとみなされ、優先順位はダイナミックに変更可能であ
る。それにより、たとえば、稀にリクエストをするプロ
セッサが高い優先順位の割当てにより所望のアクセスを
阻止されずに許されるように、頻繁にリクエストするプ
ロセッサは一時的に低い優先順位を割当てられ得る。
方式では優先順位は変化しない。その−例は、縦続接続
されたフリップフロップから構成された優先順位回路列
を使用する方式である。それに対してローテーション優
先順位方式では、すべてのリクエストは等しく重要であ
るとみなされ、優先順位はダイナミックに変更可能であ
る。それにより、たとえば、稀にリクエストをするプロ
セッサが高い優先順位の割当てにより所望のアクセスを
阻止されずに許されるように、頻繁にリクエストするプ
ロセッサは一時的に低い優先順位を割当てられ得る。
本発明の目的は、冒頭に記載した種類の優先順位割当て
装置であって、各リクエストの優先順位の個別設定およ
び群形成（群ごとに等しい優先順位の割当て）を可能に
する装置を提供することである。
装置であって、各リクエストの優先順位の個別設定およ
び群形成（群ごとに等しい優先順位の割当て）を可能に
する装置を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の装置により達成される。本発明の好ましい実施態
様は特許請求の範囲第２項ないし第１０項に示されてい
る。
記載の装置により達成される。本発明の好ましい実施態
様は特許請求の範囲第２項ないし第１０項に示されてい
る。
本発明によれば、わずかな回路費用で優先順位割当ての
高いフレキシビリティが得られる。固定優先順位方式お
よびローテーション優先順位方式も、簡単な仕方でその
つどの必要性に適合可能な両方式の組合わせも実現され
得る。その際にローテーション優先順位方式は稀なリク
エストに直面してフェアである。本発明によるマトリッ
クス構造および同一セルの使用により、本装置は集積回
路に良好に通している。なぜならば、セルの複製により
レイアウトの製造のための費用が低減されるからである
。
高いフレキシビリティが得られる。固定優先順位方式お
よびローテーション優先順位方式も、簡単な仕方でその
つどの必要性に適合可能な両方式の組合わせも実現され
得る。その際にローテーション優先順位方式は稀なリク
エストに直面してフェアである。本発明によるマトリッ
クス構造および同一セルの使用により、本装置は集積回
路に良好に通している。なぜならば、セルの複製により
レイアウトの製造のための費用が低減されるからである
。
所望の優先順位方式がデータ処理プログラムを介して設
定可能である本発明の実施態様によれば、個々のリクエ
ストチャネルの優先順位が互いに無関係に設定可能であ
り、従ってモジュラリティが高められる。
定可能である本発明の実施態様によれば、個々のリクエ
ストチャネルの優先順位が互いに無関係に設定可能であ
り、従ってモジュラリティが高められる。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
優先順位割当てのための装置は、本発明によれば、ネッ
トワークとして配線されている。図面を見易くするため
、このネットワークは３つの部分Ａ、ＢおよびＣに分け
て第１図、第２図または第４図に示されている。節点に
それぞれ示されている部分回路は第５図によるマトリッ
クス要素ＤＩＪにより実現されている。１つのネットワ
ークの完全な回路の例はそれぞれ第６図、第７図に示さ
れている。
トワークとして配線されている。図面を見易くするため
、このネットワークは３つの部分Ａ、ＢおよびＣに分け
て第１図、第２図または第４図に示されている。節点に
それぞれ示されている部分回路は第５図によるマトリッ
クス要素ＤＩＪにより実現されている。１つのネットワ
ークの完全な回路の例はそれぞれ第６図、第７図に示さ
れている。
第１図に部分Ａを示されているように、優先順位ネット
ワークは複数のリクエストチャネルＥ。
ワークは複数のリクエストチャネルＥ。
（ｉ＝１ないしｎ）および同数の出力チャネルＡＪ
（Ｊ＝１ないしｎ）を有する。各リクエストチャネルＥ
ｌは１つの出力チャネルＡ、と（たとえば１つの主対角
線２に沿って）固定的に接続されており、またその他の
交差点においてその他の出力チャネルＡＪとそれぞれ１
つの切換要素Ｖ＋ｊを介して接続されている。入力側で
マトリックスの前に１つの減結合装置１が接続されてい
る。
（Ｊ＝１ないしｎ）を有する。各リクエストチャネルＥ
ｌは１つの出力チャネルＡ、と（たとえば１つの主対角
線２に沿って）固定的に接続されており、またその他の
交差点においてその他の出力チャネルＡＪとそれぞれ１
つの切換要素Ｖ＋ｊを介して接続されている。入力側で
マトリックスの前に１つの減結合装置１が接続されてい
る。
このマトリックス装置内でリクエストチャネルＥ、上の
同時の優先順位リクエストから、現在最高の優先順位を
有するリクエストが選び出される。各チャネルは優先順
位内の各ポジションを占め得るので、すべてのチャネル
が回路技術的に等しく取扱われる。すなわち、各リクエ
ストチャネルＥｌは、リクエスト信号が他の各リクエス
トチャネルに存在するか否かについてチェックされなけ
ればならない。１つのリクエストがチャネルＥＩの１つ
に存在する場合には、チャネルＥＩがチャネルＥｊより
も高い優先順位を有するならば、切換要ｉＶ＋３がその
他のチャネル（ｊ＝ｉ）上のリクエストを抑制する。こ
うして最高の優先順位を有するリクエストのみが持続す
る。すなわち、出力チャネルＡＪのみが能動的である。
同時の優先順位リクエストから、現在最高の優先順位を
有するリクエストが選び出される。各チャネルは優先順
位内の各ポジションを占め得るので、すべてのチャネル
が回路技術的に等しく取扱われる。すなわち、各リクエ
ストチャネルＥｌは、リクエスト信号が他の各リクエス
トチャネルに存在するか否かについてチェックされなけ
ればならない。１つのリクエストがチャネルＥＩの１つ
に存在する場合には、チャネルＥＩがチャネルＥｊより
も高い優先順位を有するならば、切換要ｉＶ＋３がその
他のチャネル（ｊ＝ｉ）上のリクエストを抑制する。こ
うして最高の優先順位を有するリクエストのみが持続す
る。すなわち、出力チャネルＡＪのみが能動的である。
第２図には部分Ｂにより、主対角線２に沿っての折り畳
みにより１つの三角マトリックスが生じている１つの簡
単化された優先順位ネットワークの回路が示されている
。ローテーションする優先順位を実現するため、各切換
要素ＶＩＪの前に、別のリクエストチャネルＥ」に対す
る１つのリクエストチャネルＥ、の優先順位を記憶する
ためのそれぞれ１つの制御要素、好、ましくは１つのフ
リップフロップＦｉＪが接続されている。フリップフロ
ップＦＩＪのプリセットにより現在の優先順位が定めら
れる。フリップフロップが１つの特定の状態に保持され
ると、固定の優先順位を有する１つの優先順位方式が実
現される。フリップフロップのダイナミックな切換えが
行われると、優先順位がローテーションする。
みにより１つの三角マトリックスが生じている１つの簡
単化された優先順位ネットワークの回路が示されている
。ローテーションする優先順位を実現するため、各切換
要素ＶＩＪの前に、別のリクエストチャネルＥ」に対す
る１つのリクエストチャネルＥ、の優先順位を記憶する
ためのそれぞれ１つの制御要素、好、ましくは１つのフ
リップフロップＦｉＪが接続されている。フリップフロ
ップＦＩＪのプリセットにより現在の優先順位が定めら
れる。フリップフロップが１つの特定の状態に保持され
ると、固定の優先順位を有する１つの優先順位方式が実
現される。フリップフロップのダイナミックな切換えが
行われると、優先順位がローテーションする。
保持されるフリップフロップＦＩＪおよびダイナミック
に切換えられるフリップフロップＦＩＪから成る１つの
組合わせにより、固定優先順位と群のなかで優先順位が
ローテーションするローテーション優先順位とを有する
フレキシブルな優先順位方式が可能になる。
に切換えられるフリップフロップＦＩＪから成る１つの
組合わせにより、固定優先順位と群のなかで優先順位が
ローテーションするローテーション優先順位とを有する
フレキシブルな優先順位方式が可能になる。
第３図には、互いに等しく重要であると予め定められて
いるそれぞれ４つのリクエストチャネルＥ＋ （ｉ＝
１ないしｎ）の群のなかのローテーションする優先順位
の２つの例が示されている。各群には、さもなければ可
変の優先順位内の１つの共通範囲が割当てられている。
いるそれぞれ４つのリクエストチャネルＥ＋ （ｉ＝
１ないしｎ）の群のなかのローテーションする優先順位
の２つの例が示されている。各群には、さもなければ可
変の優先順位内の１つの共通範囲が割当てられている。
上記の例ではチャネルＥ１のリクエストが処理される。
処理中にこのチャネルが群範囲内で他のチャネルよりも
下位の優先順位に組み入れられる。すなわち、そのチャ
ネルには最下位の優先順位が割当てられ、それに伴うポ
ジションの空きをつめて他のチャネルＥ２、Ｅ３、Ｅ４
がそれぞれ１ポジシヨンずつ繰り上げられる。
下位の優先順位に組み入れられる。すなわち、そのチャ
ネルには最下位の優先順位が割当てられ、それに伴うポ
ジションの空きをつめて他のチャネルＥ２、Ｅ３、Ｅ４
がそれぞれ１ポジシヨンずつ繰り上げられる。
第２の例では、第２のポジションにあるチャネルＥ３が
処理される。従って、チャネルＥ３は同じく優先順位内
で最も下位に組み入れられる。しかし、それに伴う空き
をつめる際には、元の優先順位内でチャネルＥ３よりも
低い優先順位を有したチャネルＥ１およびＥ４の繰り上
げのみが行われる。元々チャネルＥ３よりも高い最上位
の優先順位を有したチャネルＥ２はその高い優先順位を
持ち続ける。
処理される。従って、チャネルＥ３は同じく優先順位内
で最も下位に組み入れられる。しかし、それに伴う空き
をつめる際には、元の優先順位内でチャネルＥ３よりも
低い優先順位を有したチャネルＥ１およびＥ４の繰り上
げのみが行われる。元々チャネルＥ３よりも高い最上位
の優先順位を有したチャネルＥ２はその高い優先順位を
持ち続ける。
この形式のローテーションは、稀にアクセスするチャネ
ルを、その優先順位を繰り上げることにより優遇する。
ルを、その優先順位を繰り上げることにより優遇する。
−
第２図のフリップフロップＦＩＪのダイナミックな切換
は、セント入力端Ｓおよびリセット入力端Ｒにローテー
ションチャネルＴ」を介して与えられる信号により行わ
れる。その際、１つの列のフリップフロップＦＩＪのす
べてのセント入力端は、この列に対応付けられている１
つのローテーション入力端と接続されている。さらに、
列番号ｉを付されているローテーションチャネルに場合
によってはすべてのフリップフロップＦｌｊのすべての
リセット入力端Ｒが接続されている。
は、セント入力端Ｓおよびリセット入力端Ｒにローテー
ションチャネルＴ」を介して与えられる信号により行わ
れる。その際、１つの列のフリップフロップＦＩＪのす
べてのセント入力端は、この列に対応付けられている１
つのローテーション入力端と接続されている。さらに、
列番号ｉを付されているローテーションチャネルに場合
によってはすべてのフリップフロップＦｌｊのすべての
リセット入力端Ｒが接続されている。
出力チャネルｊからのリクエストが処理されると、ロー
テーションチャネルＴＪが処理される。
テーションチャネルＴＪが処理される。
フリップフロップＦ＋ｊを１つの特定の状態に保持すべ
きであれば、セット入力端Ｓおよびリセット入力端Ｒが
効果を現さないようにすればよい。
きであれば、セット入力端Ｓおよびリセット入力端Ｒが
効果を現さないようにすればよい。
第４図には部分Ｃの一例中に、１つの優先順位内での固
定優先順位の設定の仕方が示されている。そのためにフ
リップフロップＦｉｊはそれぞれ制御信号ＦＳ、ＦＲを
与えられており、それらを介してセントされた状態もし
くばりセントされた状態に保持可能である。制御信号Ｆ
Ｓ、ＦＲがいずれも能動化されないと、付属のフリップ
フロップはそのセット入力端Ｓおよびリセット入力端Ｒ
を介してダイナミックに切換可能である。制御信号ＦＳ
、ＦＲは１つのメモリ装置、たとえばＲＯＭ、ＰＬＡ
（プログラマブル論理アレー）から、または他の組合わ
せ論理により取出し可能である。
定優先順位の設定の仕方が示されている。そのためにフ
リップフロップＦｉｊはそれぞれ制御信号ＦＳ、ＦＲを
与えられており、それらを介してセントされた状態もし
くばりセントされた状態に保持可能である。制御信号Ｆ
Ｓ、ＦＲがいずれも能動化されないと、付属のフリップ
フロップはそのセット入力端Ｓおよびリセット入力端Ｒ
を介してダイナミックに切換可能である。制御信号ＦＳ
、ＦＲは１つのメモリ装置、たとえばＲＯＭ、ＰＬＡ
（プログラマブル論理アレー）から、または他の組合わ
せ論理により取出し可能である。
それらはアドレス線ＰＳを介して駆動される。
第５図には、第１図、第２図および第４図で説明された
機能部分から構成されたＭＯＳテクノロジーによる１つ
のマトリックス要素りが示されている。切換要素ＶＩＪ
は２つの交差接続されたＦＥＴ５０から成っており、こ
れらは減結合されたリクエスト信号ＸＩまたは１１１カ
チヤネル上に存在する信号Ｙｊを与えられている。ロー
テーション制御回路はＦＥＴ５０に直列に接続されてい
る別のＦＥＴ５１と１つのＲＳフリップフロップ５２と
から成っており、その出力端Ｑ、Ｑを介してＦＥＴ５１
が駆動される。部分Ｃ中で説明された機能を実現するた
め、フリップフロップ５２とその接地点との間に、信号
ＦＳまたはＦＲを介して駆動されるＦＥＴ５３が接続さ
れている。１つのフリップフロップ状態の保持はフリッ
プフロップと接地点との間の接続を断つことにより行わ
れる。
機能部分から構成されたＭＯＳテクノロジーによる１つ
のマトリックス要素りが示されている。切換要素ＶＩＪ
は２つの交差接続されたＦＥＴ５０から成っており、こ
れらは減結合されたリクエスト信号ＸＩまたは１１１カ
チヤネル上に存在する信号Ｙｊを与えられている。ロー
テーション制御回路はＦＥＴ５０に直列に接続されてい
る別のＦＥＴ５１と１つのＲＳフリップフロップ５２と
から成っており、その出力端Ｑ、Ｑを介してＦＥＴ５１
が駆動される。部分Ｃ中で説明された機能を実現するた
め、フリップフロップ５２とその接地点との間に、信号
ＦＳまたはＦＲを介して駆動されるＦＥＴ５３が接続さ
れている。１つのフリップフロップ状態の保持はフリッ
プフロップと接地点との間の接続を断つことにより行わ
れる。
第６図には、４つのリクエストチャネルＥ１ないしＥ４
および４つの出力チャネルＡＩないしＡ４を有する１つ
の三角形マトリックスの例が示されている。それらはマ
トリックス要素Ｄｕ（ｉ−２ないし４、ｊ＝１ないし１
−１）を備えている。入力チャネルＥ１の減結合はそれ
ぞれ１つのインバータおよびその後に接続されている１
つのソース回路を介して行われる。フリップフロップ状
態を保持するための信号ＦＳ、ＦＲは導線ＰＳを介して
アドレス指定されるＲＯＭ内に記憶されている。
および４つの出力チャネルＡＩないしＡ４を有する１つ
の三角形マトリックスの例が示されている。それらはマ
トリックス要素Ｄｕ（ｉ−２ないし４、ｊ＝１ないし１
−１）を備えている。入力チャネルＥ１の減結合はそれ
ぞれ１つのインバータおよびその後に接続されている１
つのソース回路を介して行われる。フリップフロップ状
態を保持するための信号ＦＳ、ＦＲは導線ＰＳを介して
アドレス指定されるＲＯＭ内に記憶されている。
本発明の別の１つの有利な実施例が第７図に示されてい
る。その際、優先順位方式を設定するため、各リクエス
トチャネルＥ、に、計算機のプログラムを介して予め与
えられている優先順位番号ＰＮＩを伝達するための１つ
の優先順位チャネルＰ１が対応付けられている。これは
付属のチャネルＥ、のリクエストの重要性を定める。複
数のチャネルＥ、の同一の優先順位番号は前記の群形成
に通ずる。優先順位番号ＰＮＩは、それぞれマトリック
ス要素ＤＩＪの前に接続されているコンパレータＣＩＪ
内で、対として互いに比較される。
る。その際、優先順位方式を設定するため、各リクエス
トチャネルＥ、に、計算機のプログラムを介して予め与
えられている優先順位番号ＰＮＩを伝達するための１つ
の優先順位チャネルＰ１が対応付けられている。これは
付属のチャネルＥ、のリクエストの重要性を定める。複
数のチャネルＥ、の同一の優先順位番号は前記の群形成
に通ずる。優先順位番号ＰＮＩは、それぞれマトリック
ス要素ＤＩＪの前に接続されているコンパレータＣＩＪ
内で、対として互いに比較される。
各コンパレータＣＩＪはその第１の入力端Ａに与えられ
ている優先順位語ＰＮ、をその第２の入力端Ｂに与えら
れている優先順位語ＰＮｊと比較する。図示されている
例では、優先順位語ＰＮ、は、マトリックス列ｉ内に配
置されているコンパレータの第２の入力端Ｂに与えられ
ている。さらに、それはコンパレータＣｊの第１の入力
端Ａに与えられている。
ている優先順位語ＰＮ、をその第２の入力端Ｂに与えら
れている優先順位語ＰＮｊと比較する。図示されている
例では、優先順位語ＰＮ、は、マトリックス列ｉ内に配
置されているコンパレータの第２の入力端Ｂに与えられ
ている。さらに、それはコンパレータＣｊの第１の入力
端Ａに与えられている。
小さい番号は高い優先順位を意味する。リクエストチャ
ネルＥ、かリクエストチャネルＥＪよりも高い優先順位
を有するものとすれば、優先順位番号がＰＮ＋＜ＰＮＪ
である。従って、１つのコンパレータＣＩＪ内で優先順
位番号ＰＮ、は入力端Ａに、また優先順位番号ＰＮＪば
入力端Ｂに与えられる。それによりコンパレータＣＩＪ
の１つの出力端Ａ＜Ｂから１つの論理Ｏが取出され得る
。この論理０が制御信号ＦＳとして付属のフリップフロ
ップＦＩＪをリセット状態に保持する。優先順位番号Ｐ
Ｎ、がＰＮＪよりも大きければ、第２の出力端Ａ＞Ｂか
ら１つの論理０が取出され、この論理０が制御信号ＦＲ
としてフリップフロップをリセット状態に保持する。優
先順位番号がＰＮｌ＝ＰＮＪであれば、フリップフロッ
プはその七ソ１へおよびリセット入力端Ｓ、Ｒを介して
切換えられ得る。その後、両チャネルは同一の群に属す
る。
ネルＥ、かリクエストチャネルＥＪよりも高い優先順位
を有するものとすれば、優先順位番号がＰＮ＋＜ＰＮＪ
である。従って、１つのコンパレータＣＩＪ内で優先順
位番号ＰＮ、は入力端Ａに、また優先順位番号ＰＮＪば
入力端Ｂに与えられる。それによりコンパレータＣＩＪ
の１つの出力端Ａ＜Ｂから１つの論理Ｏが取出され得る
。この論理０が制御信号ＦＳとして付属のフリップフロ
ップＦＩＪをリセット状態に保持する。優先順位番号Ｐ
Ｎ、がＰＮＪよりも大きければ、第２の出力端Ａ＞Ｂか
ら１つの論理０が取出され、この論理０が制御信号ＦＲ
としてフリップフロップをリセット状態に保持する。優
先順位番号がＰＮｌ＝ＰＮＪであれば、フリップフロッ
プはその七ソ１へおよびリセット入力端Ｓ、Ｒを介して
切換えられ得る。その後、両チャネルは同一の群に属す
る。
第１図は優先順位ネットワークの第１の部分の概要回路
図、第２図は優先順位ネットワークの第２の部分の概要
回路図、第３図は優先順位ローテーションの進行を説明
するための図、第４図は優先順位ネットワークの第３の
部分の概要回路図、第５図は１つのマトリックス要素の
詳細回路図、第６図および第７図は本発明のそれぞれ１
つの実施例の回路図である。 ■・・・減結合装置、２・・・主対角線、３・・・メモ
リ要素、５０．５１．５３・・・ＦＥＴ、５２・・・Ｒ
Ｓフリップフロップ、Ａ・・・出力チャネル、Ｃ・・・
コンパレータ、Ｄ・・・マトリックス要素、Ｅ・・・リ
クエストチャネル、Ｆ・・・ローテーション制御回路（
フリップフロップ）、ＦＲ，ＦＳ・・・制御信号、ＰＮ
・・・優先順位番号、ＰＳ・・・アドレス線、Ｔ・・・
ローテーションチャネル、■・・・切換要素、Ｘ・・・
リクエスト信号、Ｙ・・・出力信号。
図、第２図は優先順位ネットワークの第２の部分の概要
回路図、第３図は優先順位ローテーションの進行を説明
するための図、第４図は優先順位ネットワークの第３の
部分の概要回路図、第５図は１つのマトリックス要素の
詳細回路図、第６図および第７図は本発明のそれぞれ１
つの実施例の回路図である。 ■・・・減結合装置、２・・・主対角線、３・・・メモ
リ要素、５０．５１．５３・・・ＦＥＴ、５２・・・Ｒ
Ｓフリップフロップ、Ａ・・・出力チャネル、Ｃ・・・
コンパレータ、Ｄ・・・マトリックス要素、Ｅ・・・リ
クエストチャネル、Ｆ・・・ローテーション制御回路（
フリップフロップ）、ＦＲ，ＦＳ・・・制御信号、ＰＮ
・・・優先順位番号、ＰＳ・・・アドレス線、Ｔ・・・
ローテーションチャネル、■・・・切換要素、Ｘ・・・
リクエスト信号、Ｙ・・・出力信号。
Claims (1)
- 【特許請求の範囲】 １）リクエスト信号を与えられる複数のリクエストチャ
ネル（Ｅ＿ｉ）（ｉ＝１ないしｎ）における優先順位割
当てのための装置において、リクエストチャネル（Ｅ＿
ｉ）および出力チャネル（Ａｊ）（ｊ＝１ないしｎ）か
ら成るマトリックス状配列を有し、各リクエストチャネ
ル（Ｅ＿ｉ）が１つの出力チャネル（Ａ＿ｉ）とは直接
に、またそれぞれ他の出力チャネルとは、リクエスト信
号により制御され且つ付属の出力チャネル（Ａｊ）を阻
止する切換要素（Ｖｉｊ）を介して接続されていること
を特徴とする優先順位割当て装置。 ２）リクエストチャネル（Ｅ＿ｉ）、出力チャネル（Ａ
ｊ）および切換要素（Ｖｉｊ）が三角マトリックス状に
配列されていることを特徴とする特許請求の範囲第１項
記載の装置。 ３）切換要素（Ｖｉｊ）が、交差接続されそれぞれ１つ
のリクエストまたは出力チャネル（Ｅ＿ｉ、Ａｊ）を介
して駆動される２つのＦＥＴ（５０）から成っているこ
とを特徴とする特許請求の範囲第１項または第２項記載
の装置。 ４）各切換要素（Ｖｉｊ）が切換機能の一時的抑制のた
めのローテーション制御回路（Ｆｉｊ）を有することを
特徴とする特許請求の範囲第１項ないし第３項のいずれ
か１項に記載の装置。 ５）ローテーション制御回路（Ｆｉｊ）が、逆位相で駆
動される交差接続されたＦＥＴ（５０）と接地点との間
の回路内に接続されている別の１つのＦＥＴ（５１）を
有することを特徴とする特許請求の範囲第４項記載の装
置。 ６）前記別のＦＥＴ（５１）が１つのフリップフロップ
（５２）を介して駆動されることを特徴とする特許請求
の範囲第５項記載の装置。 ７）ローテーション制御回路（Ｆｉｊ）の前にそのつど
の状態を保持するための制御回路が接続されていること
を特徴とする特許請求の範囲第４項記載の装置。 ８）前記制御回路がフリップフロップ（５２）の接地回
路内に接続されているＦＥＴ（５３）から成っているこ
とを特徴とする特許請求の範囲第６項または第７項記載
の装置。 ９）すべての制御回路の駆動のためにアドレス線（ＰＳ
）を介して駆動されるメモリ装置（３）が設けられてい
ることを特徴とする特許請求の範囲第７項または第８項
記載の装置。 １０）制御装置の前にコンパレータ（Ｃｉｊ）が接続さ
れていることを特徴とする特許請求の範囲第７項ないし
第９項のいずれか１項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3432656.1 | 1984-09-05 | ||
| DE3432656 | 1984-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165350A true JPS6165350A (ja) | 1986-04-03 |
Family
ID=6244718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190876A Pending JPS6165350A (ja) | 1984-09-05 | 1985-08-29 | 優先順位割当て装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4742348A (ja) |
| EP (1) | EP0173769B1 (ja) |
| JP (1) | JPS6165350A (ja) |
| AT (1) | ATE41249T1 (ja) |
| DE (1) | DE3477072D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2021149523A1 (ja) * | 2020-01-21 | 2021-07-29 |
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