JPS6161297B2 - - Google Patents
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- JPS6161297B2 JPS6161297B2 JP53076878A JP7687878A JPS6161297B2 JP S6161297 B2 JPS6161297 B2 JP S6161297B2 JP 53076878 A JP53076878 A JP 53076878A JP 7687878 A JP7687878 A JP 7687878A JP S6161297 B2 JPS6161297 B2 JP S6161297B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
- F23N—REGULATING OR CONTROLLING COMBUSTION
- F23N2229/00—Flame sensors
- F23N2229/20—Camera viewing
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は、位相制御ループを有する位相同期
装置に関するものであり、特に位相制御ループの
同期、非同期状態の検出に際して外来のパルス性
雑音によつて検出動作が乱されないようにするこ
とを目的とするものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase synchronization device having a phase control loop, and in particular, to prevent the detection operation from being disturbed by external pulse noise when detecting the synchronization or non-synchronization state of the phase control loop. The purpose is to
この発明に関係する位相同期状態の検出方式に
は本出願人による特許願昭51−154627号の位相同
期装置がある。この装置では位相制御ループの電
圧制御型発振器への位相誤差電圧を発生する第1
の位相比較器と、第1の位相比較器と相対的にπ/2
(rad)異なつた位相軸で動作する第2の位相比較
器(すなわち同相復調器)とを設け、さらにこの
第2の位相比較器の出力側に同期状態を検出する
ための整流回路をその整流極性を前述した第2の
位相比較器の復調極性と逆極性に選定することが
記載されている。上記整流回路は位相同期状態の
検出感度を高めることおよび検出の応答速度を早
くすることからピーク整流回路によつて構成する
ことが望ましいが、無線受信機へこのような位相
同期装置を応用するに際しては、イグニツシヨン
雑音のような外来のパルス性雑音が無線周波搬送
波のπ(rad)の位相反転をひき起こし、特に位
相制御ループが同期状態にあるとき第2の位相比
較器の出力側に得られる振幅復調された信号に含
される雑音の中で零搬送波方向に生じる雑音が零
搬送波レベルを越えるために同期状態の検出動作
が不安定になることがあつた。 A phase synchronization state detection method related to the present invention includes a phase synchronization device disclosed in Patent Application No. 154627/1983 by the present applicant. In this device, the first
a phase comparator, and a second phase comparator (i.e., an in-phase demodulator) that operates on a phase axis different from the first phase comparator by π/2 (rad), and It is described that the rectifier circuit for detecting the synchronization state on the output side of the phase comparator is selected so that its rectification polarity is opposite to the demodulation polarity of the second phase comparator described above. It is preferable that the above rectifier circuit be configured as a peak rectifier circuit in order to increase the detection sensitivity of the phase synchronization state and to speed up the detection response speed. However, when applying such a phase synchronization device to a radio receiver, is obtained at the output of the second phase comparator when an extraneous pulsed noise, such as ignition noise, causes a phase reversal of π (rad) in the radio frequency carrier, especially when the phase control loop is in lock. Among the noises contained in the amplitude demodulated signal, the noise generated in the zero carrier direction exceeds the zero carrier level, which sometimes makes the synchronization state detection operation unstable.
本発明は上述した欠点を除去して同期検出動作
を極めて安定にするものであり以下実施例を示し
た図面に従つて説明する。 The present invention eliminates the above-mentioned drawbacks and makes the synchronization detection operation extremely stable, and will be described below with reference to the drawings showing embodiments.
第1図はこの発明の基本構成を示したものであ
る。この装置によれば、第1の位相比較器1、低
域ろ波器2、電圧制御型発振器3とからなる位相
制御ループを含み、さらに、π/2(rad)の移相器
4、第2の位相比較器5とからなる振幅同期復調
器10、および整流回路6、雑音検出器7、放電
回路8とからなる同調検出器20とによつて構成
されている。 FIG. 1 shows the basic configuration of this invention. This device includes a phase control loop consisting of a first phase comparator 1, a low-pass filter 2, and a voltage-controlled oscillator 3, and further includes a π/2 (rad) phase shifter 4, a The amplitude synchronization demodulator 10 includes two phase comparators 5, and a tuning detector 20 includes a rectifier circuit 6, a noise detector 7, and a discharge circuit 8.
この振幅同期復調器10の出力端T2には位相
制御ループが非同期状態にあるとき、第3図aで
示すような平均直線レベル、すなわち零搬送波レ
ベルがV0で、搬送波の周波数が端子T1の入力信
号の搬送波1と電圧制御型発振器3の出力信号
2との差1−2に変換された振幅変調され
た信号波形(ビート信号)が得られる。次に位相
制御ループが同期状態に突入すると出力端T2に
は前述した第3図aの中でa′あるいはa″のいずれ
かの包絡線が復調出力として得られる。ここでは
a′側を得ると仮定する。第3図bはこのときの雑
音を含んだ信号波形を示したものである。 When the phase control loop is in an asynchronous state at the output terminal T2 of the amplitude synchronous demodulator 10, the average linear level, that is, the zero carrier level is V0 as shown in FIG. Carrier wave 1 of input signal 1 and output signal of voltage controlled oscillator 3
An amplitude-modulated signal waveform (beat signal) converted to a difference of 1-2 from 2 is obtained. Next, when the phase control loop enters the synchronized state, either the envelope a' or a'' in Figure 3a mentioned above is obtained as the demodulated output at the output terminal T2 .
Suppose we get the a′ side. FIG. 3b shows the signal waveform containing noise at this time.
ここで第1図の6の整流回路は、第3図で示し
た零搬送波レベルV0を基準として、V0よりも高
いレベルが第2の位相比較器5の出力端T2に生
じたときコンデンサへの充電動作を開始する。 Here, the rectifier circuit 6 in FIG. 1 uses the zero carrier level V 0 shown in FIG. 3 as a reference and when a level higher than V 0 occurs at the output terminal T 2 of the second phase comparator 5. Start charging the capacitor.
例えば第3図aで示したようなビート信号が印
加されると(非同期状態)、a″側を整流する場合
ピーク整流によつてほぼV1の直流レベルが整流
回路6の出力端に得られる。この動作は位相制御
ループが同期状態にある場合、すなわち振幅同期
復調が正常に行なわれている場合でも同様で、第
3図bで示したようにRFパルス性雑音によつて
零搬送波のレベルV0を越える雑音VN1が復調出力
に生じていれば、整流回路6の出力端にほぼV1
の直流レベルを発生させるように動作を開始す
る。 For example, when a beat signal as shown in FIG. 3a is applied (asynchronous state), when rectifying the a'' side, a DC level of approximately V 1 is obtained at the output end of the rectifier circuit 6 by peak rectification. This operation is the same even when the phase control loop is in a synchronized state, that is, when amplitude synchronized demodulation is performed normally, and as shown in Figure 3b, the level of the zero carrier wave is affected by RF pulse noise. If noise V N1 exceeding V 0 occurs in the demodulated output, approximately V 1 will appear at the output terminal of the rectifier circuit 6.
The operation starts to generate a DC level of .
一方、通常雑音は両方向の雑音VN1,VN2の形
で発生しているので、雑音検出回路7は第3図で
示したV2のレベルを基準として、V2よりも低い
方向のVN2を検出することにより雑音の存在を検
出しパルスを発生する。この雑音検出回路7によ
つて検出された雑音パルスは第1図の8で示した
放電回路の動作を開始させ、上記で雑音のVN1に
よつて整流回路6の出力端に生じた直流電圧成分
を放電させる。上記パルス性雑音VN1による整流
回路6の充電動作はパルスの幅が比較的狭いため
に単発的なパルスのみによつては完全に充電され
ず、充電の繰り返しにより直流レベルを漸次上昇
させ、最終的にはほぼV1の直流レベルを出力端
に生じさせるものである。 On the other hand, since noise normally occurs in the form of noises V N1 and V N2 in both directions, the noise detection circuit 7 uses the level of V 2 shown in FIG . It detects the presence of noise and generates a pulse. The noise pulse detected by the noise detection circuit 7 starts the operation of the discharge circuit shown at 8 in FIG . Discharge the components. The charging operation of the rectifier circuit 6 due to the above-mentioned pulsed noise V N1 has a relatively narrow pulse width, so it is not possible to completely charge the rectifier circuit 6 with only a single pulse, and the DC level is gradually increased by repeated charging, and the final Specifically, a DC level of approximately V 1 is generated at the output end.
なお第3図aで示したようなビート信号が整流
回路6に印加されている非同期の場合でも、この
ビート信号中にV2の直流レベルよりも低い方向
のパルスVN2が生じていれば雑音検出回路7の出
力パルスによつて放電回路8はその動作を開始す
るが、ビート信号で充電する期間が、パルス性雑
音によつて瞬時的に放電させる期間に比べて長い
ためにその影響は無視できる。 Note that even in the asynchronous case where a beat signal as shown in FIG . The discharge circuit 8 starts its operation by the output pulse of the detection circuit 7, but since the charging period with the beat signal is longer than the period of instantaneous discharging due to pulse noise, its influence is ignored. can.
上記実施例の同期検出器20の一具体構成例を
第2図に示す。エミツタにコンデンサC1を接続
したトランジスタQ1はピーク整流回路を構成す
るものであり充電時定数を放電時定数より極めて
小さくするために出力にはトランジスタQ2、抵
抗R3からなるエミツタホロワ回路を配置してい
る。抵抗R1,R2による分割回路はトランジスタ
Q1の動作開始点を決定するためにそのエミツタ
に所定の直流バイアスを印加するものである。ト
ランジスタQ1のエミツタにコレクタを接続し、
エミツタを接地したトランジスタQ3は放電のた
めのスイツチ回路を構成するものであつて、その
動作は雑音検出回路7の出力によつて制御され
る。この第2図の回路動作は第1図で説明したも
のと同じであるから詳細な説明は省略するがその
回路構成は種々変形が可能である。例えばピーク
整流のためのトランジスタあるいは放電のための
スイツチングトランジスタ等は他の、例えばPNP
型や電界効果トランジスタでも容易に実現し得る
ものであり第2図で示した具体構成に限定される
ものではない。 A specific example of the configuration of the synchronization detector 20 of the above embodiment is shown in FIG. Transistor Q 1 with capacitor C 1 connected to its emitter constitutes a peak rectifier circuit, and in order to make the charging time constant much smaller than the discharging time constant, an emitter follower circuit consisting of transistor Q 2 and resistor R 3 is placed at the output. are doing. The dividing circuit with resistors R 1 and R 2 is a transistor
In order to determine the starting point of Q1 's operation, a predetermined DC bias is applied to its emitter. Connect the collector to the emitter of transistor Q1 ,
The transistor Q3 whose emitter is grounded constitutes a switch circuit for discharging, and its operation is controlled by the output of the noise detection circuit 7. The circuit operation in FIG. 2 is the same as that explained in FIG. 1, so a detailed explanation will be omitted, but the circuit configuration can be modified in various ways. For example, the transistor for peak rectification or the switching transistor for discharge may be replaced by another, e.g. PNP
It can be easily realized using a type or field effect transistor, and is not limited to the specific configuration shown in FIG.
上記実施例によれば同期検出のための整流回路
6をピーク整流回路で構成するに際して、復調出
力の零搬送波レベルを越える方向のパルス性雑音
によつて整流コンデンサに充電された電荷を、逆
方向の雑音を検出して放電回路8を通じて放電さ
せるものであり、この種の同期検出回路の動作を
極めて安定にさせることができる。さらに全て振
幅検出の構成で実現できるために回路の直結構成
が容易であり集積回路化に適している。また同期
検出器20の出力を振幅同期復調器10が非同期
のときに同期する方向に駆動する回路に導いた
り、もしくは表示器等に印加する場合に、前記パ
ルス性雑音による誤動作がなくなるなど、他回路
との接続にあたつても非常に信頼性を高めること
が可能となつた。 According to the above embodiment, when the rectifier circuit 6 for synchronization detection is configured with a peak rectifier circuit, the electric charge charged in the rectifier capacitor by the pulse noise in the direction exceeding the zero carrier level of the demodulated output is transferred in the reverse direction. This type of synchronization detection circuit detects the noise and discharges it through the discharge circuit 8, making the operation of this type of synchronization detection circuit extremely stable. Furthermore, since it can be realized entirely with an amplitude detection configuration, a direct circuit configuration is easy, and it is suitable for integrated circuit implementation. In addition, when the output of the synchronization detector 20 is guided to a circuit that drives the amplitude synchronization demodulator 10 in the direction of synchronization when it is out of synchronization, or when it is applied to a display device, etc., malfunctions due to the pulse noise can be eliminated, etc. It has also become possible to greatly improve the reliability of connections with circuits.
以上のように本発明は、外来のパルス性雑音に
対して同期検出の動作が極めて安定な優れた位相
同期装置を提供するものである。 As described above, the present invention provides an excellent phase synchronization device whose synchronization detection operation is extremely stable against external pulse noise.
第1図は本発明の位相同期装置の一実施例を示
すブロツク構成図、第2図は要部回路図、第3図
は要部波形図である。
1…位相比較器、2…低域ろ波器、3…電圧制
御型発振器、4…位相器、5…位相比較器、6…
整流回路、7…雑音検出回路、8…放電回路。
FIG. 1 is a block diagram showing an embodiment of the phase synchronization device of the present invention, FIG. 2 is a circuit diagram of the main part, and FIG. 3 is a waveform diagram of the main part. DESCRIPTION OF SYMBOLS 1... Phase comparator, 2... Low pass filter, 3... Voltage controlled oscillator, 4... Phase shifter, 5... Phase comparator, 6...
Rectifier circuit, 7... Noise detection circuit, 8... Discharge circuit.
Claims (1)
圧制御型発振器と、この電圧制御型発振器の出力
信号と振幅変調されている入力信号とを入力とす
る第1の位相比較器と、第1の位相比較器の出力
を平滑し上記電圧制御型発振器に入力させる低域
ろ波器と、上記入力信号と上記電圧制御型発振器
の出力信号をπ/2(rad)移相した信号とを入力と する第2の位相比較器と、この第2の位相比較器
における復調極性とは逆極性の整流作用によつて
上記電圧制御型発振器の位相同期状態を検出する
同期検出回路とを具備し、上記同期検出回路をピ
ーク整流回路によつて構成するとともに、該同期
検出回路に印加される信号の中でその整流動作を
停止させる方向の雑音を検出する雑音検出回路
と、この雑音検出回路の出力信号で駆動され、上
記ピーク整流回路のろ波コンデンサの充電電荷を
放電させる放電回路とを設けたことを特徴とする
位相同期装置。[Claims] 1. A voltage controlled oscillator whose oscillation frequency is controlled by a control voltage, and a first phase comparison using an output signal of the voltage controlled oscillator and an amplitude modulated input signal as inputs. a low-pass filter that smooths the output of the first phase comparator and inputs it to the voltage-controlled oscillator, and a phase shifter that shifts the input signal and the output signal of the voltage-controlled oscillator by π/2 (rad). a second phase comparator which receives the signal as input, and a synchronization detection circuit that detects the phase synchronization state of the voltage-controlled oscillator by a rectification action having a polarity opposite to the demodulation polarity in the second phase comparator. a noise detection circuit that configures the synchronization detection circuit with a peak rectification circuit and detects noise in the signal applied to the synchronization detection circuit in a direction that causes the rectification operation to stop; A phase synchronization device comprising: a discharge circuit that is driven by an output signal of the noise detection circuit and discharges the charge in the filtering capacitor of the peak rectification circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7687878A JPS554134A (en) | 1978-06-23 | 1978-06-23 | Phase synchronizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7687878A JPS554134A (en) | 1978-06-23 | 1978-06-23 | Phase synchronizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS554134A JPS554134A (en) | 1980-01-12 |
JPS6161297B2 true JPS6161297B2 (en) | 1986-12-25 |
Family
ID=13617880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7687878A Granted JPS554134A (en) | 1978-06-23 | 1978-06-23 | Phase synchronizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS554134A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2711027B1 (en) * | 1993-10-05 | 1995-11-17 | Ebauchesfabrik Eta Ag | Phase shift and amplitude correction circuit. |
-
1978
- 1978-06-23 JP JP7687878A patent/JPS554134A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS554134A (en) | 1980-01-12 |
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