JPS6159751A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPS6159751A
JPS6159751A JP18101384A JP18101384A JPS6159751A JP S6159751 A JPS6159751 A JP S6159751A JP 18101384 A JP18101384 A JP 18101384A JP 18101384 A JP18101384 A JP 18101384A JP S6159751 A JPS6159751 A JP S6159751A
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JP
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electrode
opening
photoresist
wiring
film
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JP18101384A
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Japanese (ja)
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Minoru Taguchi
実 田口
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes

Abstract

PURPOSE:To use a photo resist provided on an insulation film as the mask for dry etching and lift-off as the material having excellent dry etching characteristic by making small solubility for the developer through processing with monochrol benzene to said photo resist. CONSTITUTION:An insulation material layer 13 and a photo resist film 14 are formed on the main surface of a semiconductor substrate 12. Next, it is processed with the monochrol benzene to convert the surface of film 14 into the converted part 14a which does not easily dissolve into the developer. The pattern is exposed and developed to form an overhanging aperture 15 and thereafter an aperture 16 which reaches the main surface of substrate 12 is formed by the reactive ion beam etching with the film 14 used as the mask. Next, an electrode material 17 is deposited to the inside of hole 16 of layer 13 and on the film 14, the film 14 is removed and a wiring material 19 is deposited. Thereafter, electrode wiring is formed by patterning the material 19.

Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、特に半導体基板の電極部を配線部に引き出す
手段を改良した半導体装置の製造方法に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention particularly relates to a method of manufacturing a semiconductor device in which a means for drawing out an electrode portion of a semiconductor substrate to a wiring portion is improved.

[発明の技術的背景コ 半導体装置の電橋配線を形成する方法には、電極部と配
線部とを同時に形成する方法と、これらを別々に形成す
る方法との2方法がある。後者の方法をリフトオフ法と
いう。
[Technical Background of the Invention] There are two methods for forming electric bridge wiring in a semiconductor device: a method in which an electrode portion and a wiring portion are formed at the same time, and a method in which they are formed separately. The latter method is called the lift-off method.

前者の方法では、まず第3図(A)のように、所定の電
−気的活性層、ここでは抵抗層31が形成された半導体
基板32の主表面上に、絶縁体層33を設ける。そして
、この絶縁体層33に開孔34を形成し、半導体基板3
2の主表面の電極形成領域を露出する。
In the former method, first, as shown in FIG. 3A, an insulator layer 33 is provided on the main surface of a semiconductor substrate 32 on which a predetermined electrically active layer, here a resistance layer 31, is formed. Then, an opening 34 is formed in this insulator layer 33, and a hole 34 is formed in the semiconductor substrate 3.
The electrode formation region on the main surface of No. 2 is exposed.

次いで、第31iJ(B)に示すように、絶縁体層33
上および開孔34内に、電極配線材料をスパッタ法によ
り堆積し、電極配線材料層35を形成する。
Next, as shown in 31iJ(B), the insulator layer 33
An electrode wiring material is deposited on top and in the opening 34 by sputtering to form an electrode wiring material layer 35.

さらに、この電極配線材料1135を選択的にエツチン
グして第3図(C)のような電極配線3Bを形成する。
Furthermore, this electrode wiring material 1135 is selectively etched to form electrode wiring 3B as shown in FIG. 3(C).

一方、リフトオフ法では、まず、第4図(A)のように
、たとえば抵抗1i141が形成された半導体基板42
の主表面上に、たとえばシリコン酸化物よりなる第1絶
縁体層43を形成する。そして、この第1絶縁体層43
上に、この絶縁体層43よりもエツチング速度の速いリ
ンシリケイトガラス(PSG)等でなる第2絶縁体層4
4を形成し、ざらに、この第2絶縁体層44の上に、フ
ォトレジスト1I45を形成する。その後、このフォト
レジスト111I45を露光し、抵抗層41の両端の電
極形成予定領域に対向するマスク孔りを形成する。
On the other hand, in the lift-off method, first, as shown in FIG.
A first insulator layer 43 made of silicon oxide, for example, is formed on the main surface of the substrate. Then, this first insulator layer 43
A second insulating layer 4 made of phosphosilicate glass (PSG) or the like having a faster etching rate than this insulating layer 43 is provided thereon.
4 is formed, and a photoresist 1I45 is roughly formed on this second insulating layer 44. Thereafter, this photoresist 111I45 is exposed to light to form mask holes facing the electrode formation regions at both ends of the resistance layer 41.

次に、第4図(B)のように、マスク孔りを通じて第1
絶縁体層43および第2絶縁体1i144のエツチング
を行ない、開孔46を形成して、抵抗層41の一部表面
すなわち電極形成予定領域を露出させる。
Next, as shown in FIG. 4(B), the first
The insulator layer 43 and the second insulator 1i144 are etched to form an opening 46 to expose a part of the surface of the resistance layer 41, that is, a region where an electrode is to be formed.

ここで、この開孔46は、第1絶縁体層43に対しては
マスク孔りと同程度の大きざに、第2絶縁体層44に対
してはその大きなエツチング速度のためにマスク孔りよ
りも大きな径に形成される。したがって、フォトレジス
ト45のマスク孔り周辺部分が、開孔46に対してひさ
しのように突出した状態になる。
Here, the opening 46 has a size similar to that of the mask hole for the first insulating layer 43, and is larger than the mask hole for the second insulating layer 44 due to its high etching speed. It is formed to a larger diameter than the Therefore, the portion of the photoresist 45 around the mask hole protrudes from the opening 46 like a canopy.

次いで、第4図(C)のように、スパッタ法により、フ
ォトレジスト1145上および開孔46内に電極材料4
7を堆積する。ここで、フォトレジスト膜45が開孔4
6をひさし状に覆っているので、電極材料47は、フォ
トレジスト膜4Sを境にして、開孔周  。
Next, as shown in FIG. 4(C), electrode material 4 is deposited on the photoresist 1145 and in the opening 46 by sputtering.
Deposit 7. Here, the photoresist film 45 is
Since the electrode material 47 covers the hole 6 like a canopy, the electrode material 47 extends around the opening with the photoresist film 4S as the border.

囲と開孔内部とに完全に分離して堆積する。The deposits are completely separated between the surrounding area and the inside of the aperture.

その後、第4図(D)のように、上記フォトレジスト[
145を除去する。この際、電極材料は上記の通り、開
孔周囲と開孔内部とに完全に分離して堆積しているので
、制御性よく抵抗層41主表面の電極形成領域にのみ、
電極材料47を残置することができ、電極部が形成され
る。
Thereafter, as shown in FIG. 4(D), the photoresist [
145 is removed. At this time, as described above, the electrode material is deposited completely separately around the hole and inside the hole, so that it is easily controlled only in the electrode formation region on the main surface of the resistance layer 41.
Electrode material 47 can be left behind to form an electrode section.

そして、第4図(E)のように、この残置する電極部を
含めて第2絶縁体1144上に配線材料48を堆積する
。さらに、この堆積した配線材料48を選択的にエツチ
ングして配線を形成して、第4図(F)に示す電極配線
49を有する抵抗装置を得る。
Then, as shown in FIG. 4E, a wiring material 48 is deposited on the second insulator 1144 including the remaining electrode portion. Further, the deposited wiring material 48 is selectively etched to form wiring, thereby obtaining a resistance device having electrode wiring 49 shown in FIG. 4(F).

以上、2種類の電極配線の形成方法を、それぞれ単層配
線を形成する場合について説明したが、多層配線もこれ
らの方法によって形成される。
The two types of methods for forming electrode wiring have been described above, with respect to the case of forming single-layer wiring, but multilayer wiring can also be formed by these methods.

[背景技術の問題点] 上記の半導体装置の電極配線形成方法において、まず、
第3図に示した方法では、第3図CB)におけるスパッ
タ法による電極配線材料層35の形成の際、電極配線材
料が、絶縁体層33設けられた開孔34の内壁に充分回
り込むことは困難である。したがって、この図の37で
示すように、開孔34の付近において、電極配線材料l
l35が絶縁体ll33上と開孔34の内部とに分離す
る可能性が高い。これは、第3図(C)の電極配線36
において断線状態を招く。このような断線は、特にサブ
ミクロン領域程度に微細化された電極で、絶縁体層の厚
みに比べて電極開孔の直径が小さい電極を形成する際に
生じやすい。
[Problems with the Background Art] In the method for forming electrode wiring of a semiconductor device described above, first,
In the method shown in FIG. 3, when forming the electrode wiring material layer 35 by the sputtering method in FIG. Have difficulty. Therefore, as shown at 37 in this figure, in the vicinity of the opening 34, the electrode wiring material l
There is a high possibility that 135 will be separated onto the insulator 1133 and inside the opening 34. This is the electrode wiring 36 in FIG. 3(C).
This will lead to a disconnection condition. Such disconnection is particularly likely to occur when forming an electrode that is miniaturized to the submicron region, and in which the diameter of the electrode opening is smaller than the thickness of the insulating layer.

そこで、第3図(D)の開孔38のように、絶縁体層に
形成する開孔をテーバ状にして、この断線を防ぐ試みも
なされているが、電極配線材料層39は、第3図(E)
のように堆積し、40で示すように断線の問題は解決さ
れていない。
Therefore, attempts have been made to prevent this disconnection by making the holes formed in the insulator layer tapered, such as the holes 38 in FIG. 3(D), but the electrode wiring material layer 39 Figure (E)
The problem of wire breakage as shown at 40 has not been solved.

これに対して、リフトオフ法では、第4図(D)および
(E)を参照して説明したように、電極部として残され
た電極材料47の上に、配線材料48を堆積して配線部
を形成するので、断線の問題はない。しかし、この方法
では、開孔46がひさし状に覆われるようにするために
、種々の工程すなわち、第1絶縁体層43の上に、それ
よりもエツチング速度の大きい材料でなる第2絶縁体層
44を設ける工程や、この第2絶縁体層の上にフォトレ
ジスト膜45を形成する工程が必要であり、製造過程が
複雑である。
On the other hand, in the lift-off method, as explained with reference to FIGS. 4(D) and (E), the wiring material 48 is deposited on the electrode material 47 left as the electrode part. , so there is no problem with wire breakage. However, in this method, in order to cover the opening 46 in the form of a canopy, various steps are performed, namely, a second insulator made of a material having a higher etching rate than the first insulator layer 43 is formed on the first insulator layer 43. The manufacturing process is complicated because it requires a step of providing layer 44 and a step of forming photoresist film 45 on this second insulating layer.

[発明の目的] 本発明は上記の問題点を鑑みなされたもので、断線のな
いif電極配線、より少数の工程によって形成すること
ができる半導体装置の製造方法を提供することを目的と
している。
[Object of the Invention] The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device that can form an IF electrode wiring without disconnection and a smaller number of steps.

[発明の概要] すなわち、本発明に係る半導体装置の製造方法では、ま
ず、半導体基板の主表面上に形成された絶縁体層の上に
フォトレジストを塗布してフォトレジスト膜を形成し、
このフォトレジスト膜に有機溶剤処理等の処理を施して
、フォトレジストの表面部分のみを現像液に溶けにくい
ように改質する。
[Summary of the Invention] That is, in the method for manufacturing a semiconductor device according to the present invention, first, a photoresist is applied on an insulating layer formed on the main surface of a semiconductor substrate to form a photoresist film;
This photoresist film is subjected to a treatment such as an organic solvent treatment to modify only the surface portion of the photoresist so that it is difficult to dissolve in a developer.

そして、この表面部分を改質したフォトレジスト膜に電
極形成用のパターンを有するマスクを使用して露光を行
なった後、現像する。この現像によって、現像液に溶解
しにくいように改質されたフォトレジストの表面部分に
は、パターンに一致した大きさの開孔が形成されるが、
それより内部の未改質部分は、表面部分よりも現像液に
溶解しやすいので、フォトレジストに形成する開孔の形
状は、表面より内部が拡大したオーバーハング状となる
Then, the photoresist film whose surface portion has been modified is exposed to light using a mask having a pattern for forming electrodes, and then developed. Through this development, openings with a size matching the pattern are formed on the surface of the photoresist, which has been modified to be less soluble in the developer.
Since the internal unmodified portion is more easily dissolved in the developer than the surface portion, the opening formed in the photoresist has an overhang shape in which the inside is larger than the surface.

この現像の後、このオーバーハング状の開孔を有するフ
ォトレジストをマスクとして、絶縁体層に対して垂直に
ドライエツチングを行ない、上記半導体基板主表面に至
る開孔を形成して、半導体基板の主表面の電極接触領域
を露出する。この方向性のあるドライエツチングでは、
フォトレジスト膜の開孔の改質された表面部の形状に対
応した開孔が得られる。
After this development, dry etching is performed perpendicularly to the insulating layer using the photoresist having the overhang-like opening as a mask to form an opening reaching the main surface of the semiconductor substrate. Expose the electrode contact area of the main surface. In this directional dry etching,
Openings corresponding to the shape of the modified surface of the photoresist film are obtained.

次いで、上記絶縁体層の開孔内に電極材料を堆積して電
極部を形成した後、上記フォトレジストを剥離する。ざ
らに、上記電極部を含めて上記絶縁体層上に配線材料を
堆積し、これをバターニングして配線部を形成し、上記
電極部と合わせて、電極配線を完成する。
Next, an electrode material is deposited in the opening of the insulating layer to form an electrode portion, and then the photoresist is peeled off. Roughly, a wiring material is deposited on the insulating layer including the electrode part, and this is patterned to form a wiring part, which is combined with the electrode part to complete the electrode wiring.

なお、ここで、半導体基板とは、通常の半導体材料の基
板それ自体の場合に限らず、このような基板の主要面分
に酸化物層や電気的活性領域や電極配線が形成されてい
る場合をも指すものとする。
Note that the term "semiconductor substrate" here refers not only to the substrate itself made of a normal semiconductor material, but also to the case where an oxide layer, electrically active region, or electrode wiring is formed on the main surface of such a substrate. It also refers to

[発明の実施例] 以下、図面を参照して本発明に係る半導体装置1図(A
)のように、N+低抵抗!111を有するP型シリコン
半導体基板12の主表面に、絶縁体[13を形成し、さ
らに、その絶縁体層13上にポジ型フォトレジストを塗
布して、フォトレジスト[114を形成する。
[Embodiments of the Invention] Hereinafter, with reference to the drawings, one diagram of a semiconductor device according to the present invention (A
), N+low resistance! An insulator [13 is formed on the main surface of the P-type silicon semiconductor substrate 12 having a layer 111, and a positive photoresist is further applied on the insulator layer 13 to form a photoresist [114].

次に、モノクロルベンゼン処理を行ない、第1図(B)
のようにフォトレジスト膜14の表面部分を、現像液に
溶けにくいように改質する。以下、この表面部分を改質
部分14aとする。
Next, monochlorobenzene treatment is performed, and as shown in Figure 1 (B).
The surface portion of the photoresist film 14 is modified so that it is difficult to dissolve in a developer. Hereinafter, this surface portion will be referred to as a modified portion 14a.

ここで行なうフォトレジストの改質処理は、モノクロル
ベンゼン等の有機溶剤による処理(M。
The photoresist modification treatment performed here is treatment with an organic solvent such as monochlorobenzene (M.

Hf1tZakisらIBM  J、 Res  De
velop、 1980  Vol、24.No、4 
 PaQe452〜460)の他、oeepuv処理<
  RobertAHenらJ、E、C,S、1982
.Vol、129  No、6  Paae 1379
〜1381等)、あるいはプラズマ処理(J 、 M 
、 P IoIIbleyらIE3EDL−3,No、
4 1982  Paae99〜100等)などの処理
であってもよい。
HfltZakis et al. IBM J, Res De
velop, 1980 Vol, 24. No, 4
PaQe452-460), oeepuv processing <
Robert AHen et al. J.E.C.S. 1982
.. Vol, 129 No. 6 Paae 1379
~1381 etc.) or plasma treatment (J, M
, P IoIIbley et al. IE3EDL-3, No.
4 1982 Paae99-100, etc.).

その後、この表面部分を改質したフォトレジストに対し
て、電極形成用のパターンを有するプレートを用いて露
光を行ない、現像する。こうして、第1図(C)に示す
オーバーハング状の開孔15を形成す゛る。このような
オーバーハング状の開孔15が得られるのは、フォトレ
ジスト表面部分の改質部分14aには、電極形成用のパ
ターンに一致した大きさの開孔が形成するが、それより
内部の未改質部分14bは、改質部分14aよりも現像
液に溶解しやすいので、内部には表面部分よりも拡大し
た開孔が形成するからである。
Thereafter, the photoresist whose surface portion has been modified is exposed to light using a plate having a pattern for forming electrodes, and then developed. In this way, an overhang-shaped opening 15 shown in FIG. 1(C) is formed. The reason why such an overhang-like opening 15 is obtained is that an opening of a size matching the pattern for forming an electrode is formed in the modified portion 14a of the photoresist surface portion, but an opening of a size matching the pattern for forming an electrode is formed in the modified portion 14a of the photoresist surface. This is because the unmodified portion 14b is more easily soluble in the developer than the modified portion 14a, so that openings larger than the surface portion are formed inside the unmodified portion 14b.

上記現像の後、このオーバーハング状の開孔15を有す
るフォトレジスト1114をマスクとして、半導体基板
12の主表面に対して垂直方向に、反応性イオンビーム
エツチングを行なう。このエツチングによって、第1図
(D)のように、絶縁体層13に上記半導体基板12の
主表面まで達する開孔16を形成して、半導体基板12
の主表面の電極接触領域を露出する。ここで、反応性イ
オンビームエツチングが、半導体基板12に対して垂直
の方向性を有しているので、図面に示す通り、絶縁体層
13には、フォトレジストスト膜14の開孔15の表面
部の形状に対応した開孔16が形成される。この反応性
イオンビームエツチングは、四フッ化メタンと水素との
混合ガス等を用いて行なう。
After the development, reactive ion beam etching is performed in a direction perpendicular to the main surface of semiconductor substrate 12 using photoresist 1114 having overhang-shaped openings 15 as a mask. As a result of this etching, as shown in FIG.
exposing the electrode contact area of the major surface of the electrode. Here, since the reactive ion beam etching has a direction perpendicular to the semiconductor substrate 12, the surface of the opening 15 of the photoresist film 14 is etched in the insulating layer 13, as shown in the drawing. An opening 16 corresponding to the shape of the part is formed. This reactive ion beam etching is performed using a mixed gas of tetrafluoromethane and hydrogen.

次に、第1図(E)に示すように、絶縁体113に形成
された開孔16の内部、およびフォトレジストl114
上に、アルミニウムーシリコン等の電極材料17を、ス
パッタ法によって堆積する。このスパッタ法も前記イオ
ンビームエツチングと同様に、半導体基板12に対して
垂直の方向に設定する。したがって、絶縁体1113に
は、図面に示すように、開孔15の表面部属下に当たる
部分にのみ′t!i極材料が堆積して、電極部18が形
成される。
Next, as shown in FIG. 1(E), the inside of the opening 16 formed in the insulator 113 and the photoresist 114 are
An electrode material 17 such as aluminum-silicon is deposited thereon by sputtering. This sputtering method is also set in a direction perpendicular to the semiconductor substrate 12, similar to the ion beam etching. Therefore, as shown in the drawing, the insulator 1113 has 't!' only in the portion below the surface portion of the opening 15! The i-pole material is deposited to form the electrode portion 18.

次に、第1図(F)に示すように、フォトレジスト11
14を剥離する。この際、フォトレジスト膜14上のN
極材料17は、フォトレジスト$14とともに除去され
るが、電極部18の電極材料は、選択的に残置される。
Next, as shown in FIG. 1(F), a photoresist 11
14 is peeled off. At this time, N on the photoresist film 14
The pole material 17 is removed together with the photoresist $14, but the electrode material of the electrode portion 18 is selectively left behind.

こうしてフォトレジスト膜14を除去した後、第1図(
G)のように、上記の電極部18を含めて、絶縁体層1
3上に、アルミニウムーシリコン等の配線材料19をス
パッタ法にて堆積する。
After removing the photoresist film 14 in this way, the photoresist film 14 is removed as shown in FIG.
G), the insulator layer 1 including the above electrode part 18
3, a wiring material 19 such as aluminum-silicon is deposited by sputtering.

そして、この堆積した配線材料19をバターニングして
配線部を形成し、さらにシンタリング処理をして、第1
図(H)に示すような電極配線20を有する抵抗装置を
完成する。
Then, this deposited wiring material 19 is patterned to form a wiring part, and further sintered to form a first
A resistor device having electrode wiring 20 as shown in Figure (H) is completed.

上記実施例において行なう改質処理によって、フォトレ
ジストは、硬化して現像液に対する溶解性が小さくなる
と同時に、耐ドライエツチング性に勝れたものとなる。
By the modification treatment carried out in the above embodiments, the photoresist is hardened and becomes less soluble in a developer and at the same time has excellent dry etching resistance.

このため、これを絶縁体層のドライエツチング時のマス
クとして使用した後も、そのままで、充分、リフトオフ
用のマスクすなわち電極材料のスパッタリングのための
マスクとして使用することができるのである。
Therefore, even after being used as a mask during dry etching of an insulating layer, it can be used as is as a lift-off mask, that is, a mask for sputtering electrode material.

なお、電極配線材料としては、アルミニウムーシリコン
の他に、高融点金属や、高融点金属のケイ化物を使用す
ることもできる。
Note that as the electrode wiring material, in addition to aluminum-silicon, a high melting point metal or a silicide of a high melting point metal can also be used.

また、上記の実施例では、単層配線を形成する場合を説
明したが、この方法によって多層配線を形成することも
可能である。その場合は、まず、第2図(A)に示すよ
うな予めN気的活性層21および電極配線22.23が
形成された半導体基板24に対して、絶縁体1725を
形成する。さらに、この絶縁体1l125上に、フォト
レジスト1126を形成する。
Further, in the above embodiments, a case was explained in which a single-layer wiring was formed, but it is also possible to form a multi-layer wiring by this method. In that case, first, an insulator 1725 is formed on the semiconductor substrate 24 on which the N active layer 21 and the electrode wirings 22, 23 have been formed in advance as shown in FIG. 2(A). Furthermore, a photoresist 1126 is formed on this insulator 1l125.

そして、前記の実施例と同様に、このフォトレジスト2
6の表面部分を改質した後、露光および現像を行なって
、第2図(B)に示すオーバーハング状の開孔27を形
成する。
Then, as in the previous embodiment, this photoresist 2
After modifying the surface portion of 6, exposure and development are performed to form overhang-shaped openings 27 as shown in FIG. 2(B).

次に、この開孔27を利用して、絶縁体層23をエツチ
ングして、第2図(C)に示す開孔28を形成する。
Next, using this opening 27, the insulating layer 23 is etched to form an opening 28 shown in FIG. 2(C).

そして、第2図(D)のように電極材料29を堆積する
Then, electrode material 29 is deposited as shown in FIG. 2(D).

以下、第1図の(G)および(H)を参照して説明した
方法で、第2図(E)に示す電極配置113Gを形成す
る。
Hereinafter, the electrode arrangement 113G shown in FIG. 2(E) is formed by the method described with reference to FIGS. 1(G) and (H).

[発明の効果] 以上のように、本発明に係る半導体装置の製造方法にお
いては、@縁体層上に設けたフォトレジスト膜の表面部
分に改質処理を施すことによって、このフォトレジスト
膜にオーバーハング状の開孔が形成される。そして、こ
の開孔を有するフォトレジスト膜を、絶縁体層のエツチ
ング時および電極部の形成時の2回にわたって、マスク
として使用する。したがって、従来の方法よりも少数の
工程で、リフトオフ法による断線のない電極配線を形成
することができる。
[Effects of the Invention] As described above, in the method for manufacturing a semiconductor device according to the present invention, the surface portion of the photoresist film provided on the @edge layer is subjected to a modification treatment, thereby improving the quality of the photoresist film. An overhang-shaped opening is formed. The photoresist film having the openings is then used as a mask twice: when etching the insulator layer and when forming the electrode portion. Therefore, electrode wiring without disconnection can be formed by the lift-off method with fewer steps than in the conventional method.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る半導体装置の製造方法の一実施例
を説明するための工程断面図、第2因は他の実施例を説
明するための工程断面図、第3図および第4図はそれぞ
れ従来の半導体装置の製造方法を説明するための工程断
面図である。 11−・・抵ia、12−半1体1板、13−iaa体
m、14−・・フォトレジスト膜、15・・・開孔、1
7・・・電極材料、18・・・電極部、19−・・配線
材料、20・・・電極配線。 出願人代理人 弁理士 鈴江武彦 第1図 第2図     第3図
FIG. 1 is a process sectional view for explaining one embodiment of the method for manufacturing a semiconductor device according to the present invention, the second factor is a process sectional view for explaining another embodiment, and FIGS. 3 and 4 2A and 2B are process cross-sectional views for explaining a conventional method for manufacturing a semiconductor device. 11--Resistance ia, 12-Half 1 body 1 plate, 13-Iaa body m, 14--Photoresist film, 15--Opening, 1
7... Electrode material, 18... Electrode part, 19-... Wiring material, 20... Electrode wiring. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】  半導体基板の主表面上に形成された絶縁体層の上にフ
ォトレジスト膜を形成する工程と、 このフォトレジスト膜の表面部分のみを現像液に溶解し
にくいように改質する工程と、 この表面部分を改質したフォトレジスト膜に電極形成用
のパターンを露光した後現像して上記改質された表面よ
り内部の方が拡大した開孔を形成する工程と、 この工程で形成された開孔の上記改質された表面部の形
状に対応して上記絶縁体層をエッチングして、上記半導
体基板の電極接触領域を露出するように上記絶縁体層に
上記半導体基板の主表面まで達する開孔を形成する工程
と、 この上記絶縁体層の開孔内に電極材料を堆積して電極部
を形成する工程と、 上記フォトレジストを剥離する工程と、 上記形成された電極部を含めてこのフォトレジストの剥
離された上記絶縁体層上に配線材料を堆積しパターニン
グして配線部を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
[Claims] A step of forming a photoresist film on an insulating layer formed on the main surface of a semiconductor substrate, and modifying only the surface portion of the photoresist film so that it is difficult to dissolve in a developer. A step of exposing a pattern for forming an electrode on the photoresist film with the modified surface portion and then developing it to form an opening that is larger inside than the modified surface; The insulating layer is etched to correspond to the shape of the modified surface of the opening formed in the opening, and the insulating layer is etched to expose the electrode contact area of the semiconductor substrate. a step of forming an opening that reaches the main surface; a step of depositing an electrode material in the opening of the insulating layer to form an electrode portion; a step of peeling off the photoresist; and a step of removing the formed electrode. A method for manufacturing a semiconductor device, comprising the steps of: depositing a wiring material on the insulating layer from which the photoresist has been peeled off, including the portion thereof, and patterning the wiring material to form a wiring portion.
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