JPS6159665A - デジタルコード化回路 - Google Patents
デジタルコード化回路Info
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- JPS6159665A JPS6159665A JP60170960A JP17096085A JPS6159665A JP S6159665 A JPS6159665 A JP S6159665A JP 60170960 A JP60170960 A JP 60170960A JP 17096085 A JP17096085 A JP 17096085A JP S6159665 A JPS6159665 A JP S6159665A
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- Japan
- Prior art keywords
- reference signal
- positive feedback
- signal
- feedback circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
- H03M3/022—Delta modulation, i.e. one-bit differential modulation with adaptable step size, e.g. adaptive delta modulation [ADM]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタルコード化及び復号化電気信号に関す
る。よυ詳細には、音楽を表わす信号に関する。デルタ
変調及び他の同様のシステムにおいて、デジタルコード
化信号流（１及びＯ）は、アナログ信号の各セグメント
の勾配を表わしている。デジタル１は、アナログ勾配が
正であることを意味し、デコーダは、アナログ信号を所
定の量に増加させることによって再構成する。デジタル
０になると、デコーダはアナログ信号を同じ量だけ減少
せしめる。斯くして、この再構成されたアナログ信号は
、一連の正又は負勾配セグメントとして現われる。この
デジタル信号流における１又はＯの相対的優位性は、ア
ナログ信号が上昇している゛か、下降しているか、ある
いは変化していないかを示している。
る。よυ詳細には、音楽を表わす信号に関する。デルタ
変調及び他の同様のシステムにおいて、デジタルコード
化信号流（１及びＯ）は、アナログ信号の各セグメント
の勾配を表わしている。デジタル１は、アナログ勾配が
正であることを意味し、デコーダは、アナログ信号を所
定の量に増加させることによって再構成する。デジタル
０になると、デコーダはアナログ信号を同じ量だけ減少
せしめる。斯くして、この再構成されたアナログ信号は
、一連の正又は負勾配セグメントとして現われる。この
デジタル信号流における１又はＯの相対的優位性は、ア
ナログ信号が上昇している゛か、下降しているか、ある
いは変化していないかを示している。
このデジタル信号は、各クロックインターバルにおいて
、この再構成された（復号化された）アナログ信号（エ
ンコーダへの入力の過去の値を表わす最近のデコーダの
出力）を入力の現在の値と比較して、入力が再構成され
た信号より少ない場合は０を且つ多い場合は１を発生す
ることによってアナログ入力からコード化される。
、この再構成された（復号化された）アナログ信号（エ
ンコーダへの入力の過去の値を表わす最近のデコーダの
出力）を入力の現在の値と比較して、入力が再構成され
た信号より少ない場合は０を且つ多い場合は１を発生す
ることによってアナログ入力からコード化される。
斯かるシステムに関する大きな問題は、各インターバル
において再構成された信号を増加又は減少させる量、即
ち、復号勾配の大きさを選択することにあった。選択さ
れた復号勾配が、入力の勾配と大ざっばに一致しない場
合は、再構成された出力に無視できない程の量子化ノイ
ズ即ちエラーが生じる。復号勾配が一定に保持されるシ
ステムでは、入力は狭い範囲の振幅でしか正確にコード
化することができない。
において再構成された信号を増加又は減少させる量、即
ち、復号勾配の大きさを選択することにあった。選択さ
れた復号勾配が、入力の勾配と大ざっばに一致しない場
合は、再構成された出力に無視できない程の量子化ノイ
ズ即ちエラーが生じる。復号勾配が一定に保持されるシ
ステムでは、入力は狭い範囲の振幅でしか正確にコード
化することができない。
一定の復号勾配を用いるという制限を解消するために、
先行技術は、入力の大きさに相対的な復号勾配の大きさ
を変化させるための回路を提供している。斯かるシステ
ムは、適応デルタ変調を有していると言われる。
先行技術は、入力の大きさに相対的な復号勾配の大きさ
を変化させるための回路を提供している。斯かるシステ
ムは、適応デルタ変調を有していると言われる。
例えば、米国特許第４，２５４，５０２号には、このデ
ジタルコード化信号に作動して、復号勾配を規定する基
準信号と呼ばれる信号を発生するための回路が提供され
ている。シフトレジスタ及び関連するロジックによって
、同一デジタル状態（例えば、２つの０又は２つの１）
の反復、即ち一致を検出し、出力をフィルタ及び検出器
回路に供給し、この検出器回路は、この基準信号を発生
すもこのフィルタ及び検出器に供給された信号の大きさ
は、デジタルコード化信号における一致の数に依存する
。４個程度の一致が発生すると、即ち、復号勾配に急激
な増加が必要であることを示す場合は、正フィードバッ
ク径路がこのフィルター及び検出器回路の出力をその入
力に接続するように切り換わる。
ジタルコード化信号に作動して、復号勾配を規定する基
準信号と呼ばれる信号を発生するための回路が提供され
ている。シフトレジスタ及び関連するロジックによって
、同一デジタル状態（例えば、２つの０又は２つの１）
の反復、即ち一致を検出し、出力をフィルタ及び検出器
回路に供給し、この検出器回路は、この基準信号を発生
すもこのフィルタ及び検出器に供給された信号の大きさ
は、デジタルコード化信号における一致の数に依存する
。４個程度の一致が発生すると、即ち、復号勾配に急激
な増加が必要であることを示す場合は、正フィードバッ
ク径路がこのフィルター及び検出器回路の出力をその入
力に接続するように切り換わる。
発明の概要
一般的に、本発明は基準信号を発生するために大幅に簡
略化された回路を特徴とする。フィルタ及び検出器回路
の代わりに、正フィードバック回路が基準信号の主なソ
ースである。−数構出語は、デジタルコード化信号にお
ける状態反復（例えば、６つの１又は６つの０）の予め
設定された数の検出の際に正フィードバック回路を活性
化する。この反復の中断によって消勢される迄、この正
フィードバック回路は、一定に増加する基準信号を発生
する。この増加の速度は、特定の条件に対してシステム
に必要な状態に変化することができる。
略化された回路を特徴とする。フィルタ及び検出器回路
の代わりに、正フィードバック回路が基準信号の主なソ
ースである。−数構出語は、デジタルコード化信号にお
ける状態反復（例えば、６つの１又は６つの０）の予め
設定された数の検出の際に正フィードバック回路を活性
化する。この反復の中断によって消勢される迄、この正
フィードバック回路は、一定に増加する基準信号を発生
する。この増加の速度は、特定の条件に対してシステム
に必要な状態に変化することができる。
更に、この増加の速度は、システムのクロック速度に依
存しない。というのは、一旦活性化されると、正フィー
ドバック回路は、回路の残りの部分に無関係にこの基準
信号を増加させるからである。
存しない。というのは、一旦活性化されると、正フィー
ドバック回路は、回路の残りの部分に無関係にこの基準
信号を増加させるからである。
基準信号の増加の速度とクロック速度のこの熱間ツク速
度にて作動することができる。
度にて作動することができる。
好ましい実施例では、この正フィードバック回路は、以
下の方法で基準信号の主なソースになる。
下の方法で基準信号の主なソースになる。
即ち、この基準信号を発生するだめの他の如何なる回路
の活性化の前に（あるいは同時に）この回路を活性化し
、正フィードバック回路によって生じる基準信号のこの
増加が他の如何なる回路による増加よりも大きくなるよ
うに（正フィードバック回路は斯かる全ての増加を発生
することが好ましい）となるように保証することによっ
て行なわれる。また、この正フィードバック回路が活性
化された時に充電し且つこの回路が消勢された時に放電
するコンデンサが配設される。この正フィードバック回
路によって生じる基準信号は、指数関数的に上昇する。
の活性化の前に（あるいは同時に）この回路を活性化し
、正フィードバック回路によって生じる基準信号のこの
増加が他の如何なる回路による増加よりも大きくなるよ
うに（正フィードバック回路は斯かる全ての増加を発生
することが好ましい）となるように保証することによっ
て行なわれる。また、この正フィードバック回路が活性
化された時に充電し且つこの回路が消勢された時に放電
するコンデンサが配設される。この正フィードバック回
路によって生じる基準信号は、指数関数的に上昇する。
この上昇の時定数は、減衰の時定数より短い。
好適な実施例の説明
回路
第１図について説明する。シフトレジスタ１０ば、各ク
ロックパルス毎に比較器１２の出力１１はサンプリング
する。レジスタ出力Ｑ１．Ｑ２゜Ｑろ、Ｑ４は、出力１
１の４つの最も新しい値を保持する。出力Ｑ１．Ｑ２は
、排他的ＯＲゲート１４の入力に接続されている。出力
Ｑ４は、用いられない。出力Ｑ１に同等であるが２クロ
ツクインターバル遅延する出力Ｑ６は、デジタルコード
化出力を形成する。ゲート１４の出力１５ば、シフトレ
ジスタ１６のリセット入力に適用され、正基準電圧＋■
は、入力りに適用される。レジスタ用され、正のフィー
ドバック回路２０を選択的に活性化する。シフトレジス
タ１０，１（Ｓ及びゲート１４は共に、−数構出回路２
２を形成している。
ロックパルス毎に比較器１２の出力１１はサンプリング
する。レジスタ出力Ｑ１．Ｑ２゜Ｑろ、Ｑ４は、出力１
１の４つの最も新しい値を保持する。出力Ｑ１．Ｑ２は
、排他的ＯＲゲート１４の入力に接続されている。出力
Ｑ４は、用いられない。出力Ｑ１に同等であるが２クロ
ツクインターバル遅延する出力Ｑ６は、デジタルコード
化出力を形成する。ゲート１４の出力１５ば、シフトレ
ジスタ１６のリセット入力に適用され、正基準電圧＋■
は、入力りに適用される。レジスタ用され、正のフィー
ドバック回路２０を選択的に活性化する。シフトレジス
タ１０，１（Ｓ及びゲート１４は共に、−数構出回路２
２を形成している。
スイッチネットワーク６０及び積分器４２は、正フィー
ドバック回路の出力６６を処理する。基準信号である出
力３６は、２つの固体スイッチ３２．３４によって積分
器４２の２つの基準入力３８．４０の一方に接続されて
いる。尚この２つの固体スイッチ３２．３４は、シフト
レジスタ１０のデジタル出力Ｑ１によって制御される。
ドバック回路の出力６６を処理する。基準信号である出
力３６は、２つの固体スイッチ３２．３４によって積分
器４２の２つの基準入力３８．４０の一方に接続されて
いる。尚この２つの固体スイッチ３２．３４は、シフト
レジスタ１０のデジタル出力Ｑ１によって制御される。
この積分器は、１０ボルト基準入力に対して１マイクロ
秒当り０．３３ボルトの最大勾配即ちスルーレートを生
じる。簡潔を期すために、この積分器は、約５００ Ｈ
ｚ のローエンド折点周波数を有していも再構成された
アナログ信号である積分器出力４４は、比較器１２にお
いてアナログ人力４６と比較される。
秒当り０．３３ボルトの最大勾配即ちスルーレートを生
じる。簡潔を期すために、この積分器は、約５００ Ｈ
ｚ のローエンド折点周波数を有していも再構成された
アナログ信号である積分器出力４４は、比較器１２にお
いてアナログ人力４６と比較される。
１パーセントの許容差の抵抗（比較器の出力における１
に抵抗を除いて）が−貫して用いられる。
に抵抗を除いて）が−貫して用いられる。
比較器１２は、出力信号１１を生成し、この信号は、再
構成されたアナログ信号４４とアナログ人力４６との差
の極性に応じてゼロと十Ｖボルトの間を変化する。シフ
トレジスタ１０は、その出力Ｑ１ 、、Ｑ２．Ｑ３ 、
Ｑ４を、１及び０の同期デジタル信号に変換する。出力
Ｑ１は、最も新しいデジタル値を有しており、出力Ｑ２
は、前の値を有している。
構成されたアナログ信号４４とアナログ人力４６との差
の極性に応じてゼロと十Ｖボルトの間を変化する。シフ
トレジスタ１０は、その出力Ｑ１ 、、Ｑ２．Ｑ３ 、
Ｑ４を、１及び０の同期デジタル信号に変換する。出力
Ｑ１は、最も新しいデジタル値を有しており、出力Ｑ２
は、前の値を有している。
積分器４２は、出力Ｑ１に応答してスイッチ３２．３４
によって制御される。Ｑｌが１である場合、スイッチ６
２は、基準信号３６を積分器の入力６８に接続し、積分
器は、再構成された出力４４を減少させる。ＱｌがＯで
ある場合、スイッチ６４は、基準信号を入力４０に接続
し、積分器は、再構成された出力４４を増加させる。こ
の再構成された出力が減少あるいは増加する量、即ち、
復号勾配は、基準信号６６の振幅によって設定される。
によって制御される。Ｑｌが１である場合、スイッチ６
２は、基準信号３６を積分器の入力６８に接続し、積分
器は、再構成された出力４４を減少させる。ＱｌがＯで
ある場合、スイッチ６４は、基準信号を入力４０に接続
し、積分器は、再構成された出力４４を増加させる。こ
の再構成された出力が減少あるいは増加する量、即ち、
復号勾配は、基準信号６６の振幅によって設定される。
基準信号は、正フィードバック回路２０によって決定さ
れ−この回路２０は、シフ、トレジスタ１６の出力Ｑ６
が１である時に活性化する。基準従って復号勾配は、こ
のデジタル信号が６つ又はそれ以上の反復された１ある
いは０（６つ又はそれ以上の連続的一致）を示す時に増
加する。これは、この勾配が入力に付随するのに不十分
であることを示すからである。
れ−この回路２０は、シフ、トレジスタ１６の出力Ｑ６
が１である時に活性化する。基準従って復号勾配は、こ
のデジタル信号が６つ又はそれ以上の反復された１ある
いは０（６つ又はそれ以上の連続的一致）を示す時に増
加する。これは、この勾配が入力に付随するのに不十分
であることを示すからである。
排他的ＯＲゲート１４は、デジタル信号に反復があるか
否かを検知する。このゲートは、現在及び前のデジタル
値が異なる（即ち、１，０又は０゜１）場合にのみ、そ
の出力において１を発生する。
否かを検知する。このゲートは、現在及び前のデジタル
値が異なる（即ち、１，０又は０゜１）場合にのみ、そ
の出力において１を発生する。
従って、このデジタル信号が、１の安定した流れあるい
は０の安定した流れになる場合５．ゲート１４の出力１
５はゼロである。
は０の安定した流れになる場合５．ゲート１４の出力１
５はゼロである。
シフトレジスタ１６は、デジタル信号の１又は０の反復
の長さを示す出力を生ずる。排他的ＯＲ出力１５は、リ
セット人力Ｒｉ制御し、従って＋Ｖの基準電圧は、常に
入力りに加えられる。斯くして、出力Ｑｌ 、Ｑ２．Ｑ
３．Ｑ４は、出力１５が１を継続して示す場合、即ちデ
ジタル信号に反復がないことを意味する場合にゼロを保
持する。一方、出力１５がゼロになる場合、即ち、デジ
タル信号に２つの１あるいは２つのＯの連糸を有する場
合、レジスタは１を出力Ｑ１にシフトする。そして、出
力１５が２つのクロックインターバルにわたｖＯを保持
する場合、即ち、６つの１あるいは０の連糸を有する場
合、レジスタは、ＱｌとＱ２の両方に１をシフトする。
の長さを示す出力を生ずる。排他的ＯＲ出力１５は、リ
セット人力Ｒｉ制御し、従って＋Ｖの基準電圧は、常に
入力りに加えられる。斯くして、出力Ｑｌ 、Ｑ２．Ｑ
３．Ｑ４は、出力１５が１を継続して示す場合、即ちデ
ジタル信号に反復がないことを意味する場合にゼロを保
持する。一方、出力１５がゼロになる場合、即ち、デジ
タル信号に２つの１あるいは２つのＯの連糸を有する場
合、レジスタは１を出力Ｑ１にシフトする。そして、出
力１５が２つのクロックインターバルにわたｖＯを保持
する場合、即ち、６つの１あるいは０の連糸を有する場
合、レジスタは、ＱｌとＱ２の両方に１をシフトする。
同様にして、４つの１あるいは０の連糸は、出力Ｑｌ、
Ｑ２゜Ｑ６に１を生じ、５つの連続１又はＯは、４つの
レジスタ出力の全てに１を生ずる。
Ｑ２゜Ｑ６に１を生じ、５つの連続１又はＯは、４つの
レジスタ出力の全てに１を生ずる。
基準信号を発生するのにレジスタ出力Ｑろのみが用いら
れる。Ｑ６が１である時、スイッチ１８は、回路径路１
９を差動動作増幅器３０の正入力２４に接続する。これ
により、基準電圧６６は時間と共に指数関数的に増大す
る。正フィードバック回路２０が、ある時間にわたって
活性化されていない場合、コンデンサＣが放電し、−基
準電圧（Ｖ、。、）の過渡特性は、第２図に示され且つ
以下の関係式によって説明される増加指数関数の形を有
する。
れる。Ｑ６が１である時、スイッチ１８は、回路径路１
９を差動動作増幅器３０の正入力２４に接続する。これ
により、基準電圧６６は時間と共に指数関数的に増大す
る。正フィードバック回路２０が、ある時間にわたって
活性化されていない場合、コンデンサＣが放電し、−基
準電圧（Ｖ、。、）の過渡特性は、第２図に示され且つ
以下の関係式によって説明される増加指数関数の形を有
する。
Ｖ （Ｖ／Ｋ）（ｅｋｔ／”１ニー１ ）ｅｆ−
ここで、■は、供給電圧１．Ｋ ＝ （Ｒ１Ｒ３−Ｒ２
Ｒ４）／ Ｒ２Ｒ４＋及びＬ＝Ｒ１Ｃである。 。
Ｒ４）／ Ｒ２Ｒ４＋及びＬ＝Ｒ１Ｃである。 。
この過渡特性は、基準信号が、後で上昇するよりもより
漸次に上昇するように最初に選択される。
漸次に上昇するように最初に選択される。
大抵の状況において、この基準信号は、この過渡特性の
急勾配の部分には決して達しない。初期の漸次増加−に
よって達成される復号勾配の調節は、レジスタＱ６を１
に保持する反復の連糸を止めるのに十分となるからであ
る。Ｑ３がＯになると、スイッチ１８は、回路径路２１
を増幅器の入力２４に接合し、これにより基準電圧６６
は抵抗Ｑ５及びコンデンサＣによって決定される減衰時
定数（６０ｍ５ｅｃ）でもって指数関数的に減少する。
急勾配の部分には決して達しない。初期の漸次増加−に
よって達成される復号勾配の調節は、レジスタＱ６を１
に保持する反復の連糸を止めるのに十分となるからであ
る。Ｑ３がＯになると、スイッチ１８は、回路径路２１
を増幅器の入力２４に接合し、これにより基準電圧６６
は抵抗Ｑ５及びコンデンサＣによって決定される減衰時
定数（６０ｍ５ｅｃ）でもって指数関数的に減少する。
通常の動作において、この基準電圧は、第２図に示す漸
次の上昇の通常の範囲に保持される。この基準信号の上
昇の速度は、減衰の速度より大きい。
次の上昇の通常の範囲に保持される。この基準信号の上
昇の速度は、減衰の速度より大きい。
減衰のこの遅い速度は、より小さな復号勾配によって入
力信号をより正確にコード化しても、短い期間にわたっ
て復号勾配を高いレベルに維持するという効果を有して
いる。これによってゆつくりとした減衰がない場合に生
じるよりも多くの量子化ノイズを生成するが、この量子
化ノイズの振幅のゆっくりとした変化によって、このノ
イズは人間の耳には聞こえがたいものにしている。
力信号をより正確にコード化しても、短い期間にわたっ
て復号勾配を高いレベルに維持するという効果を有して
いる。これによってゆつくりとした減衰がない場合に生
じるよりも多くの量子化ノイズを生成するが、この量子
化ノイズの振幅のゆっくりとした変化によって、このノ
イズは人間の耳には聞こえがたいものにしている。
ピーク検出器には、待機基準入力は必要でな−これは、
デジタル信号における全てのＯの状態によって、（ゲー
ト１４及びレジスタ１０．１６に経由して）回路２０を
活性化し、正基準電圧を生じるからである。このように
して待機基準入力がないため、非常に微少な入力勾配の
正確なコード化が可能になり、これによりシステムのダ
イナミックレンジが拡大する。
デジタル信号における全てのＯの状態によって、（ゲー
ト１４及びレジスタ１０．１６に経由して）回路２０を
活性化し、正基準電圧を生じるからである。このように
して待機基準入力がないため、非常に微少な入力勾配の
正確なコード化が可能になり、これによりシステムのダ
イナミックレンジが拡大する。
本発明に従うデコーダは、エンコーダに対して示されて
いる回路と同様の回路を用いている。シフトレジスタ１
０の入力りは、デジタル信号に対する入力であり、積分
器の出力４４は、再構成されたアナログ出力である。比
較器１２は、省略する０ 本発明に従う他の実施例は、特許請求の範囲にある。例
えば、第６図には、第１図に示す構成と同等の構成が示
されている。基準電圧６６は、積分器の復号勾配を規定
するのに用いられるのではなく、アナログ人力４６に対
して作動する電圧制御増幅器６０を制御するのに用いら
れる。積分器への入力は、（一定電圧Ｖｃによって規定
される）一定値を保持する。
いる回路と同様の回路を用いている。シフトレジスタ１
０の入力りは、デジタル信号に対する入力であり、積分
器の出力４４は、再構成されたアナログ出力である。比
較器１２は、省略する０ 本発明に従う他の実施例は、特許請求の範囲にある。例
えば、第６図には、第１図に示す構成と同等の構成が示
されている。基準電圧６６は、積分器の復号勾配を規定
するのに用いられるのではなく、アナログ人力４６に対
して作動する電圧制御増幅器６０を制御するのに用いら
れる。積分器への入力は、（一定電圧Ｖｃによって規定
される）一定値を保持する。
また、本発明は、デルタ変調以外のコード化及び復号化
システムに適用され得る。即ち、電圧−周波数変調器、
パルス幅変調器、デルタシグマ変調器及びパルスコード
変調器を含む。
システムに適用され得る。即ち、電圧−周波数変調器、
パルス幅変調器、デルタシグマ変調器及びパルスコード
変調器を含む。
第１図は、最も好ましい実施例のエンコーダの略回路図
。第２図は、基準電圧の直が上昇している時の基準電圧
の過渡特性のプロット図。第６図は、本発明に係る別の
実施例の略図。 １０．１６・・・・・・シフトレジスタ、１２・・・・
・・比較器、２０・・・・・・正フィードバック回路、
２２・・・・・・−数構出語回路、
。第２図は、基準電圧の直が上昇している時の基準電圧
の過渡特性のプロット図。第６図は、本発明に係る別の
実施例の略図。 １０．１６・・・・・・シフトレジスタ、１２・・・・
・・比較器、２０・・・・・・正フィードバック回路、
２２・・・・・・−数構出語回路、
Claims (1)
- 【特許請求の範囲】 １）高状態及び低状態を有するデジタルコード化信号が
、入力信号の過去の値を表わす再構成された信号との差
によつて少なくとも一部分決定される型式の電気システ
ムにおいて、 上記デジタルコード化信号における高状態あるいは低状
態の発生が、上記デジタルコード化信号から決定される
基準信号に依存する量の上記入力信号の増分変化に一致
することを条件とするための増分調節手段と、 正フィードバック回路を含む基準信号発生手段であつて
、上記デジタルコード化信号における同一デジタル状態
の連続的反復の１つ又はそれ以上の検出の際に上記基準
信号の値を増加せしめるための基準信号発生手段と、 を含むことを特徴とし、上記基準信号の上記増加は、主
に上記正フィードバック回路によつて与ええれ、上記正
フィードバック回路は、増幅器と、上記出力から上記増
幅器の入力への正フィードバック径路と、を含むことを
特徴とする電気システム。 ２）上記増分調節手段は、積分勾配が上記基準信号から
決定される積分器を含むことを特徴とする特許請求の範
囲第１項に記載のシステム。 ３）上記増分調節手段は、上記入力信号に対して作動す
る可変利得増幅器を含み、上記増幅器の利得が、上記基
準信号から決定されることを特徴とする特許請求の範囲
第１項に記載のシステム。 ４）上記１つ又はそれ以上の連続的反復の検出があつた
時に、上記基準信号発生手段は一致信号を発生し、 上記正フィードバック回路は更に、上記一致信号によつ
て活性化された時に上記正フィードバック径路を完成す
るように構成されたスイッチを含むことを特徴とする特
許請求の範囲第１項に記載のシステム。 ５）上記正フィードバック回路は更に、上記正フィード
バック径路が上記スイッチによつて完成された時に充電
するように接続されたコンデンサ等の充電デバイスを含
むことを特徴とする特許請求の範囲第４項に記載のシス
テム。 ６）上記正フィードバック回路は更に、上記充電デバイ
スから大地への放電回路径路を含み、上記スイッチは、
上記一致信号によつて活性化された時に上記回路径路を
完成するように構成されていることを特徴とする特許請
求の範囲第５項に記載のシステム。 ７）上記スイッチが活性化された時の充電時定数は、上
記スイッチが活性化されていない時の減衰時定数より小
さいことを特徴とする特許請求の範囲第６項に記載のシ
ステム。 ８）上記正フィードバック回路は、増加指数関数の過渡
特性でもつて上記基準信号を上昇せしめるための手段を
含むことを特徴とする特許請求の範囲第１項に記載のシ
ステム。 ９）上記過渡特性の形は、Ｖ＿Ｒ＿ｅ＿ｆ＝（Ｖ／Ｋ）
（ｅ＾ｋ＾ｔ＾／＾τ−１）で表わされ、ここでＶ＿Ｒ
＿ｅ＿ｆは、上記基準信号の電圧であり、Ｖは、一定電
圧であり、τは、時定数であり、Ｋは定数であることを
特徴とする特許請求の範囲第８項に記載のシステム。 １０）上記検出は、３つの上記反復であることを特徴と
する特許請求の範囲第１項に記載のシステム。 １１）上記基準信号発生手段は、上記基準信号を発生す
るための他の任意の回路の活性化の前にあるいはこの活
性化と同時に上記正フィードバック回路を活性化するた
めの手段を含むことを特徴とする特許請求の範囲第１項
に記載のシステム。 １２）上記正フィードバック回路の上記活性化が、任意
の他の上記活性化の前であることを特徴とする特許請求
の範囲第１１項に記載のシステム。 １３）上記基準信号発生手段は、上記正フィードバック
回路による上記基準信号の増大が、他の回路による任意
の増大よりも大きくなるように構成されていることを特
徴とする特許請求の範囲第１項に記載のシステム。 １４）上記基準信号発生手段は、上記基準信号の全ての
上記の増大が上記正フィードバック回路によつて与えら
れるように構成されていることを特徴とする特許請求の
範囲第１項に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/644,340 US4612654A (en) | 1984-08-27 | 1984-08-27 | Digital encoding circuitry |
| US644340 | 1996-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159665A true JPS6159665A (ja) | 1986-03-27 |
Family
ID=24584470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170960A Pending JPS6159665A (ja) | 1984-08-27 | 1985-08-02 | デジタルコード化回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4612654A (ja) |
| JP (1) | JPS6159665A (ja) |
| DE (1) | DE3530441A1 (ja) |
| GB (1) | GB2163916B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1334871C (en) * | 1987-02-26 | 1995-03-21 | Norio Suzuki | Device for quantizing an input signal adaptively so that a local decoded signal never exceeds a dynamic range of the input signal |
| US4829299A (en) * | 1987-09-25 | 1989-05-09 | Dolby Laboratories Licensing Corporation | Adaptive-filter single-bit digital encoder and decoder and adaptation control circuit responsive to bit-stream loading |
| US4926178A (en) * | 1988-07-13 | 1990-05-15 | Analog Devices, Inc. | Delta modulator with integrator having positive feedback |
| US6885326B2 (en) * | 1999-02-04 | 2005-04-26 | Med-El Elektromedizinische Geraeta Gmbh | Accumulator for adaptive Σ-Δ modulation |
| US6411232B1 (en) * | 1999-09-30 | 2002-06-25 | Motorola, Inc. | Method and system for determining an element conversion characteristic contemporaneous with converting and input signal in a signal converter |
| WO2003084074A1 (en) * | 2002-03-28 | 2003-10-09 | Med-El Elektromedizinische Geräte G.M.B.H. | A system and method for adaptive sigma-delta modulation |
| US7548822B2 (en) * | 2007-07-13 | 2009-06-16 | International Business Machines Corporation | Apparatus and method for determining the slew rate of a signal produced by an integrated circuit |
| EP2183020B1 (en) * | 2007-08-10 | 2016-09-28 | Med-El Elektromedizinische Geräte GmbH | Pulse width adaptation for inductive links |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3757252A (en) * | 1971-12-13 | 1973-09-04 | Univ Sherbrooke | Digital companded delta modulator |
| FR2198686A5 (ja) * | 1972-09-04 | 1974-03-29 | Trt Telecom Radio Electr | |
| US3878465A (en) * | 1972-12-15 | 1975-04-15 | Univ Sherbrooke | Instantaneous adaptative delta modulation system |
| US4254502A (en) * | 1979-08-30 | 1981-03-03 | Deltalab Research, Inc. | Digital encoding circuitry |
| US4264974A (en) * | 1979-12-17 | 1981-04-28 | International Business Machines Corporation | Optimized digital delta modulation compander having truncation effect error recovery |
-
1984
- 1984-08-27 US US06/644,340 patent/US4612654A/en not_active Expired - Fee Related
-
1985
- 1985-08-02 JP JP60170960A patent/JPS6159665A/ja active Pending
- 1985-08-26 DE DE19853530441 patent/DE3530441A1/de not_active Withdrawn
- 1985-08-27 GB GB08521336A patent/GB2163916B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB8521336D0 (en) | 1985-10-02 |
| GB2163916A (en) | 1986-03-05 |
| DE3530441A1 (de) | 1986-03-06 |
| US4612654A (en) | 1986-09-16 |
| GB2163916B (en) | 1988-12-29 |
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