JPS6159016B2 - - Google Patents
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- JPS6159016B2 JPS6159016B2 JP55180186A JP18018680A JPS6159016B2 JP S6159016 B2 JPS6159016 B2 JP S6159016B2 JP 55180186 A JP55180186 A JP 55180186A JP 18018680 A JP18018680 A JP 18018680A JP S6159016 B2 JPS6159016 B2 JP S6159016B2
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- 230000001960 triggered effect Effects 0.000 claims description 7
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/22—Repeaters for converting two wires to four wires; Repeaters for converting single current to double current
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Description
【発明の詳細な説明】
本発明は、出力段トランジスタを保護すること
ができる信号変換回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal conversion circuit that can protect output stage transistors.
ユニポーラ信号をバイポーラ信号に変換する信
号変換回路は、例えば第１図に示す構成を有する
ものである。同図に於いてＧ１〜Ｇ６はナンドゲ
ート、FFはフリツプフロツプ、Ｑ１，Ｑ２は出
力段のトランジスタ、Ｔはトランス、OUTは出
力端子である。第２図は動作説明図であり、ａ〜
ｉは第１図の各部の信号ａ〜ｉの一例の波形を示
すものである。 A signal conversion circuit for converting a unipolar signal into a bipolar signal has the configuration shown in FIG. 1, for example. In the figure, G1 to G6 are NAND gates, FF is a flip-flop, Q1 and Q2 are output stage transistors, T is a transformer, and OUT is an output terminal. FIG. 2 is an explanatory diagram of the operation, and a~
i indicates an example of the waveform of signals a to i of each part in FIG.
クロツク信号ａとデータ信号ｂとがナンドゲー
トＧ１に入力され、その出力信号ｃは第２図ｃに
示すものとなり、フリツプフロツプFFのクロツ
ク端子Ｃ及びナンドゲートＧ２に入力される。ナ
ンドゲートＧ２の出力信号ｄは第２図ｄに示すよ
うに信号ｃを反転したものとなり、ナンドゲート
Ｇ３，Ｇ５にそれぞれ入力される。フリツプフロ
ツプFFの端子の出力信号ｆはフリツプフロツ
プFFのデータ端子Ｄ及びナンドゲートＧ５に入
力され、フリツプフロツプFFのＱ端子の出力信
号ｅはナンドゲートＧ３に入力される。フリツプ
フロツプFFは信号ｃの立上りに於いて、信号ｆ
即ちデータ端子Ｄの入力信号が“１”であればセ
ツト、“０”であればリセツトされ、Ｑ端子出力
信号ｅ及び端子出力信号ｆは第２図ｅ，ｆに示
すものとなる。 Clock signal a and data signal b are input to NAND gate G1, and its output signal c is as shown in FIG. 2c, and is input to clock terminal C of flip-flop FF and NAND gate G2. The output signal d of the NAND gate G2 is the inverted version of the signal c as shown in FIG. 2d, and is input to the NAND gates G3 and G5, respectively. The output signal f at the terminal of the flip-flop FF is input to the data terminal D of the flip-flop FF and the NAND gate G5, and the output signal e at the Q terminal of the flip-flop FF is input to the NAND gate G3. The flip-flop FF receives the signal f at the rising edge of the signal c.
That is, if the input signal of the data terminal D is "1", it is set, and if it is "0", it is reset, and the Q terminal output signal e and the terminal output signal f become as shown in FIG. 2e and f.
ナンドゲートＧ３，Ｇ５の出力信号はナンドゲ
ートＧ４，Ｇ６によりそれぞれ反転され、第２図
ｇ，ｈに示す信号ｇ，ｈとなる。これらの信号
ｇ，ｈがそれぞれダイオードを介してトランジス
タＱ１，Ｑ２のベースに入力される。なおトラン
ジスタＱ１，Ｑ２のベースは−ＶEの電圧により
バイアスされている。 The output signals of NAND gates G3 and G5 are inverted by NAND gates G4 and G6, respectively, and become signals g and h shown in FIG. 2g and h. These signals g and h are input to the bases of transistors Q1 and Q2 via diodes, respectively. Note that the bases of transistors Q1 and Q2 are biased with a voltage of -V E .
トランスＴの１次側の中点には＋ＶCの電圧が
加えられており、トランジスタＱ１，Ｑ２のオ
ン、オフによつて出力端子OUTには第２図ｉに
示すバイポーラ信号ｉが、第２図ｂに示すNRZの
ユニポーラ信号に対応して出力されることにな
る。 A voltage of +V C is applied to the midpoint of the primary side of the transformer T, and by turning on and off the transistors Q1 and Q2, the bipolar signal i shown in Figure 2 i is output to the output terminal OUT, and the second It will be output in response to the NRZ unipolar signal shown in FIG. b.
クロツク信号ａが正常でデータ信号ｂに入力さ
れている場合は、前述の如き動作によつてユニポ
ーラ・バイポーラの信号変換が行なわれるもので
あり、クロツク信号ａの発生回路（図示せず）の
障害時には、クロツク信号ａは“１”の状態を継
続する場合が多いものである。又クロツク信号ａ
の断によりデータ信号ｂの入力も中断されるもの
であり、そのデータ信号ｂも“１”の状態を継続
したとすると、ナンドゲートＧ１の出力信号ｃは
“０”、ナンドゲートＧ２の出力信号ｄは“１”と
なり、フリツプフロツプFFのＱ端子出力信号ｅ
が“１”である場合、トランジスタＱ１は連続し
てオン状態となり、このトランジスタＱ１が破損
することになる。又フリツプフロツプFFの端
子出力信号ｆが１である場合、トランジスタＱ２
は連続してオン状態となり、破損することにな
る。 If clock signal a is normal and is input as data signal b, unipolar/bipolar signal conversion is performed by the operation described above, and there is a failure in the generation circuit (not shown) of clock signal a. At times, the clock signal a often remains in the "1" state. Also, clock signal a
The input of data signal b is also interrupted due to the disconnection of data signal b, and if data signal b continues to be in the "1" state, the output signal c of NAND gate G1 is "0", and the output signal d of NAND gate G2 is becomes “1”, and the Q terminal output signal e of the flip-flop FF
If is "1", the transistor Q1 will be continuously turned on, and this transistor Q1 will be damaged. Also, when the terminal output signal f of the flip-flop FF is 1, the transistor Q2
will remain on continuously, resulting in damage.
このようなトランジスタＱ１，Ｑ２の破損を防
止する為に、電流制限抵抗をトランジスタＱ１，
Ｑ２のコレクタ側又はトランスＴの１次側の中点
に接続することが考えられる。しかし、電流制限
抵抗によつてトランジスタＱ１，Ｑ２の破損を防
止することができたとしても、出力信号振幅が変
化する欠点が生じる。 In order to prevent such damage to transistors Q1 and Q2, the current limiting resistor is connected to transistors Q1 and Q2.
It is conceivable to connect it to the collector side of Q2 or the midpoint of the primary side of the transformer T. However, even if the current limiting resistor can prevent damage to the transistors Q1 and Q2, there is a drawback that the output signal amplitude changes.
本発明は、簡単な構成により、振幅低下が生じ
ることなく、出力段トランジスタを保護し得るよ
うにすることを目的とするものである。以下実施
例について詳細に説明する。 SUMMARY OF THE INVENTION An object of the present invention is to protect an output stage transistor with a simple configuration without causing a decrease in amplitude. Examples will be described in detail below.
第３図は本発明の実施例の回路図であり、第１
図と同一符号は同一部分を示し、MMVは単安定
マルチバイブレータである。第４図は動作説明図
であり、ａ〜ｊは第３図の各部の信号ａ〜ｊの一
例の波形を示すものである。単安定マルチバイブ
レータMMVはナンドゲートＧ１の出力信号ｃの
立下りでトリガされ、データ信号ａのマーク率に
対応して定められた時間、信号ｊを“１”として
出力し、ナンドゲートＧ４，Ｇ６に入力するもの
である。即ちクロツク信号ａとデータ信号ｂとが
共に“１”である条件によりトリガされて、一定
時間、出力信号ｊを“１”とするもので、正常時
は、一定時間内に再トリガされることにより、連
続して出力信号ｊは“１”となる。 FIG. 3 is a circuit diagram of an embodiment of the present invention.
The same numbers as in the figure indicate the same parts, and MMV is a monostable multivibrator. FIG. 4 is an explanatory diagram of the operation, and a to j show waveforms of examples of signals a to j of each part in FIG. 3. The monostable multivibrator MMV is triggered by the fall of the output signal c of the NAND gate G1, outputs the signal j as "1" for a predetermined time corresponding to the mark rate of the data signal a, and inputs it to the NAND gates G4 and G6. It is something to do. That is, it is triggered by the condition that both the clock signal a and the data signal b are "1", and the output signal j is set to "1" for a certain period of time. Under normal conditions, it is re-triggered within a certain period of time. As a result, the output signal j becomes "1" continuously.
例えば時刻ｔ０で最初にクロツク信号ａとデー
タ信号ｂとが共に“１”となると、単安定マルチ
バイブレータMMVの出力信号ｊは第４図ｊの実
線の如く“１”となり、正常時はこの出力信号ｊ
は“１”を継続するので、第１図及び第２図につ
いて説明した場合と同様に出力端子OUTからバ
イポーラ信号が出力されることになる。 For example, when both the clock signal a and the data signal b become "1" at time t0, the output signal j of the monostable multivibrator MMV becomes "1" as shown by the solid line in FIG. signal j
continues to be "1", so a bipolar signal is output from the output terminal OUT in the same way as in the case described with reference to FIGS. 1 and 2.
時刻ｔ１にクロツク信号ａ及びデータ信号ｂが
連続して“１”となつた障害発生時に於いては、
ナンドゲートＧ２の出力信号ｄは“１”となり、
フリツプフロツプFFのＱ端子出力信号ｅが第４
図ｅに示すように“１”であると、ナンドゲート
Ｇ４の出力信号ｇは第４図ｇに示すように“１”
となり、トランジスタＱ１はオンとなる。しか
し、ナンドゲートＧ１の出力信号ｃが“１”から
“０”に変化したことによりトリガされた単安定
マルチバイブレータMMVの出力信号ｊはＴ１時
間後に第４図ｊに示すように“０”となる。それ
によつてナンドゲートＧ４の出力信号ｇは“０”
となるので、トランジスタＱ１はオフとなる。即
ちクロツク信号ａ及びデータ信号ｂが第４図の
ａ，ｂに示すように時刻ｔ１で連続の“１”とな
つても、単安定マルチバイブレータMMVの設定
時間Ｔ１後には出力信号ｊが“０”となるので、
連続してトランジスタがオン状態となることを防
止することができる。 When a failure occurs in which the clock signal a and the data signal b become "1" continuously at time t1,
The output signal d of NAND gate G2 becomes "1",
The Q terminal output signal e of the flip-flop FF is the fourth
If it is "1" as shown in Figure e, the output signal g of NAND gate G4 will be "1" as shown in Figure 4 g.
Therefore, the transistor Q1 is turned on. However, the output signal j of the monostable multivibrator MMV triggered by the change of the output signal c of the NAND gate G1 from "1" to "0" becomes "0" after time T1 as shown in FIG. 4 j. . As a result, the output signal g of NAND gate G4 is "0"
Therefore, the transistor Q1 is turned off. That is, even if the clock signal a and the data signal b become "1" continuously at time t1 as shown in a and b of FIG. 4, the output signal j becomes "0" after the set time T1 of the monostable multivibrator MMV. ”, so
It is possible to prevent the transistor from being turned on continuously.
前述の実施例に於ける単安定マルチバイブレー
タはデータ信号ａが“１”となる毎に単安定マル
チバイブレータMMVの出力信号ｊによつて、ナ
ンドゲートＧ４，Ｇ６が開かれて、トランジスタ
Ｑ１，Ｑ２の何れか一方がオン、他方がオフとな
り、出力端子OUTに変換されたバイポーラ信号
が出力されることになる。 In the monostable multivibrator in the above embodiment, each time the data signal a becomes "1", the NAND gates G4 and G6 are opened by the output signal j of the monostable multivibrator MMV, and the transistors Q1 and Q2 are opened. One of them is turned on and the other is turned off, and the converted bipolar signal is output to the output terminal OUT.
以上説明したように、本発明は、クロツク信号
ａとデータ信号ｂとのナンド出力の立下り点でト
リガされ、データ信号ｂの少なくとも１ビツト分
のパルス幅以上の期間の出力信号ｊを発生する単
安定マルチバイブレータMMVを設け、その単安
定マルチバイブレータMMVの出力信号ｊにより
ナンドゲートＧ４，Ｇ６等のゲート回路を開い
て、フリツプフロツプFF、ナンドゲートＧ１〜
Ｇ３，Ｇ５等によつて変換した変換出力を出力段
トランジスタＱ１，Ｑ２に加えるものであり、単
安定マルチバイブレータMMVの出力信号ｊがな
くなることによつてゲート回路が閉じられるの
で、出力段トランジスタＱ１，Ｑ２はオフとな
る。従つてクロツク信号ａとデータ信号ｂとが共
に“１”の連続となる障害が発生しても、出力段
トランジスタＱ１，Ｑ２が連続してオンとなるこ
とを防止することができ、且つ電流制限抵抗等を
設けるものではないから、出力振幅低下を生じる
ことはない。従つてユニポーラ・バイポーラ等の
信号変換回路の出力段トランジスタＱ１，Ｑ２を
保護することができる。なおナンドゲートＧ１〜
Ｇ６等は信号形式等に応じて他のゲート構成とす
ることも勿論可能である。 As explained above, the present invention is triggered at the falling point of the NAND output of the clock signal a and the data signal b, and generates the output signal j for a period longer than the pulse width of at least one bit of the data signal b. A monostable multivibrator MMV is provided, and gate circuits such as NAND gates G4 and G6 are opened by the output signal j of the monostable multivibrator MMV, and flip-flops FF and NAND gates G1 to G6 are opened.
The conversion output converted by G3, G5, etc. is applied to the output stage transistors Q1, Q2, and since the gate circuit is closed when the output signal j of the monostable multivibrator MMV disappears, the output stage transistor Q1 , Q2 is turned off. Therefore, even if a failure occurs in which both the clock signal a and the data signal b continue to be "1", it is possible to prevent the output stage transistors Q1 and Q2 from being turned on continuously, and to limit the current. Since no resistance or the like is provided, there is no reduction in output amplitude. Therefore, the output stage transistors Q1 and Q2 of a unipolar/bipolar signal conversion circuit can be protected. In addition, Nand Gate G1~
Of course, G6 and the like can have other gate configurations depending on the signal format and the like.
第１図は従来の信号変換回路、第２図はその動
作説明用タイムチヤート、第３図は本発明の実施
例の信号変換回路、第４図はその動作説明用タイ
ムチヤートである。
Ｇ１〜Ｇ６はナンドゲート、FFはフリツプフ
ロツプ、Ｑ１，Ｑ２は出力段トランジスタ、
MMVは単安定マルチバイブレータ、Ｔはトラン
ス、OUTは出力端子である。
1 is a conventional signal conversion circuit, FIG. 2 is a time chart for explaining its operation, FIG. 3 is a signal conversion circuit according to an embodiment of the present invention, and FIG. 4 is a time chart for explaining its operation. G1 to G6 are NAND gates, FF is a flip-flop, Q1 and Q2 are output stage transistors,
MMV is a monostable multivibrator, T is a transformer, and OUT is an output terminal.
Claims (1)
データ信号を前記クロツク信号に従つて変換し、
変換出力によつてオン、オフ制御する出力段トラ
ンジスタを有する信号変換回路に於いて、前記ク
ロツク信号と前記データ信号とのナンド出力の立
下り点でトリガされ、少なくとも前記データ信号
の１ビツト分のパルス幅以上の期間出力を発生す
る単安定マルチバイブレータと、該単安定マルチ
バイブレータの出力信号があるときには前記変換
出力を前記出力段トランジスタに加え、該単安定
マルチバイブレータの出力信号がないときには前
記出力段トランジスタをオフとするゲート回路と
を備えたことを特徴とする信号変換回路。1. A clock signal and a data signal are input, and the data signal is converted according to the clock signal,
In a signal conversion circuit having an output stage transistor that is controlled on and off by a conversion output, the signal is triggered at the falling point of the NAND output of the clock signal and the data signal, and the output stage is triggered at the falling point of the NAND output of the clock signal and the data signal. A monostable multivibrator that generates an output for a period equal to or longer than the pulse width, and when there is an output signal of the monostable multivibrator, the conversion output is added to the output stage transistor, and when there is no output signal of the monostable multivibrator, the output is A signal conversion circuit comprising a gate circuit that turns off a stage transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18018680A JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18018680A JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104351A JPS57104351A (en) | 1982-06-29 |
| JPS6159016B2 true JPS6159016B2 (en) | 1986-12-15 |
Family
ID=16078883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18018680A Granted JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57104351A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2609852B1 (en) * | 1987-01-20 | 1992-11-27 | Telecommunications Sa | BINARY-BIPOLAR CONVERTER |
| JPH07118653B2 (en) * | 1987-11-20 | 1995-12-18 | 富士通株式会社 | Unipolar / bipolar conversion circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538608A (en) * | 1976-07-13 | 1978-01-26 | Ibigawa Electric Ind Co Ltd | Manufacture of antiioxidizing carbon products |
-
1980
- 1980-12-19 JP JP18018680A patent/JPS57104351A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538608A (en) * | 1976-07-13 | 1978-01-26 | Ibigawa Electric Ind Co Ltd | Manufacture of antiioxidizing carbon products |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104351A (en) | 1982-06-29 |
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