JPS6245482Y2 - - Google Patents
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- JPS6245482Y2 JPS6245482Y2 JP1983011785U JP1178583U JPS6245482Y2 JP S6245482 Y2 JPS6245482 Y2 JP S6245482Y2 JP 1983011785 U JP1983011785 U JP 1983011785U JP 1178583 U JP1178583 U JP 1178583U JP S6245482 Y2 JPS6245482 Y2 JP S6245482Y2
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- power
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- control circuit
- circuit
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- 230000006866 deterioration Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- Control Of Direct Current Motors (AREA)
Description
【考案の詳細な説明】
本考案はDCモータ駆動回路において、制御回
路電源の瞬断による回路部品の劣化又は破損を防
止するための保護回路に関するものである。[Detailed Description of the Invention] The present invention relates to a protection circuit for preventing deterioration or damage of circuit components due to instantaneous interruption of control circuit power supply in a DC motor drive circuit.
第１図は電源投入又は切断時の各電源電圧の上
昇タイミング及び垂下タイミングをしめすタイム
チヤートの１例である。 FIG. 1 is an example of a time chart showing the rise timing and drop timing of each power supply voltage when the power is turned on or turned off.
電源投入時はパワオン信号によりパワトランジ
スタを保護するための信号Ｐ−LOCK−Ｎが確立
し、次にDCモータ駆動回路内各電源電圧が出力
段から遠い順に確立し、次にＰ−LOCK−Ｎが
Highレベルになり、DCモータの駆動が可能にな
る。電源切断時はパワオフ信号によりＰ−LOCK
−Ｎを確立させることにより、パワトランジスタ
がオンすることを禁止し、次いでDCモータ駆動
回路内電源電圧が出力段から近い順に垂下を開始
するため、２個直列に接続されたDCモータ駆動
回路内パワトランジスタが同時にオンすることを
二重に禁止している。 When the power is turned on, the power-on signal establishes the signal P-LOCK-N to protect the power transistor, then each power supply voltage in the DC motor drive circuit is established in the order of distance from the output stage, and then P-LOCK-N is established. but
It becomes High level and the DC motor can be driven. P-LOCK by power off signal when power is cut off
By establishing -N, the power transistor is prohibited from turning on, and then the power supply voltage in the DC motor drive circuit starts to drop in order from the output stage. This double prohibits the power transistors from being turned on at the same time.
第２図は制御回路電源瞬断時の各電源電圧の状
態を示すタイムチヤートである。 FIG. 2 is a time chart showing the state of each power supply voltage when the control circuit power supply is momentarily cut off.
制御回路電源瞬断時には制御回路駆動電圧V1
が垂下し、信号Ｐ−LOCK−Ｎが確立せず、かつ
トランジスタ駆動電圧V2とパワトランジスタ駆
動電圧V3が生きている時間がある。この時、２
個直列に接続されたパワトランジスタが同時にオ
ンし、過大な電流が流れてパワトランジスタの劣
化又は破損という結果をもたらした。通常、電源
電圧の投入順序はV1が入り、次にV2が入るが、
本考案では電源瞬断時における保護であるため、
電源電圧の投入順序（または立上り順序）につい
ては言及していない。 When the control circuit power supply is momentarily cut off, the control circuit drive voltage V 1
There is a time when the voltage drops, the signal P-LOCK-N is not established, and the transistor drive voltage V 2 and the power transistor drive voltage V 3 are alive. At this time, 2
Power transistors connected in series were turned on simultaneously, causing excessive current to flow, resulting in deterioration or damage of the power transistors. Normally, the order in which the power supply voltage is turned on is V 1 , then V 2 , but
This invention provides protection during momentary power outages, so
There is no mention of the order in which the power supply voltages are turned on (or the order in which they rise).
以下にその詳細を示す。 The details are shown below.
DCモータ駆動回路を示す図の１例である。信
号S1，S2によつてナンドゲート１の出力がLowレ
ベルに変化し、更にトランジスタ３がオフするこ
とによりパワトランジスタ７がオンし、同時に図
示しない回路でパワトランジスタ１２がオンし、
モータ１０を駆動させる。このとき信号S3，S4は
パワトランジスタ８をオフさせ同時に図示しない
回路でパワトランジスタ１１をオフさせておりパ
ワトランジスタ７，８又はパワトランジスタ１
１，１２が同時にオンすることが無いよう制御し
ている。このような回路において、通常の電源オ
フの場合には信号Ｐ−LOCK−ＮがLowレベルに
なり、パワトランジスタ７，８のベース電圧を
OVにクランプした後に各電源が出力段に近い方
から順に垂下するため、パワトランジスタ７，８
は同時にオンすることは無い。 1 is an example of a diagram showing a DC motor drive circuit. The output of the NAND gate 1 changes to Low level by the signals S 1 and S 2 , and the transistor 3 is further turned off, which turns on the power transistor 7 , and at the same time, the power transistor 12 is turned on in a circuit not shown.
The motor 10 is driven. At this time, the signals S 3 and S 4 turn off the power transistor 8 and at the same time turn off the power transistor 11 by a circuit not shown.
1 and 12 are controlled so that they do not turn on at the same time. In such a circuit, when the power is normally turned off, the signal P-LOCK-N goes to Low level, lowering the base voltage of the power transistors 7 and 8.
After clamping to OV, each power supply drops in order from the one closest to the output stage, so power transistors 7 and 8
are never turned on at the same time.
しかし、制御回路電源瞬断時には第２図に示す
ごとく制御回路駆動電圧V1が垂下し、信号Ｐ−
LOCK−Ｎが確立せず、かつトランジスタ駆動電
圧V2とパワトランジスタ駆動電圧V3が生きてい
る時間が有り、このときパワトランジスタ７，８
のベース電流が流れ、パワトランジスタ７，８が
同時にオンになり点線の経路を通りパワトランジ
スタに過大な電流が流れ、出力段のパワトランジ
スタの劣化又は破損をもたらしてしまう場合
あつた。 However, when the control circuit power supply is momentarily cut off, the control circuit drive voltage V1 drops as shown in Figure 2, and the signal P-
There is a time when LOCK-N is not established and the transistor drive voltage V 2 and the power transistor drive voltage V 3 are alive, and at this time the power transistors 7 and 8
A base current flows, power transistors 7 and 8 are turned on simultaneously, and an excessive current flows through the power transistors through the dotted line path, resulting in deterioration or damage to the power transistors in the output stage.
本考案の目的は、上記した従来技術の欠点をな
くし、DCモータ駆動回路の制御回路の電源瞬断
時におけるDCモータ駆動回路の出力段のパワト
ランジスタの劣化又は破損を防止することであ
る。 An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and to prevent deterioration or damage of the power transistor in the output stage of the DC motor drive circuit when the power supply of the control circuit of the DC motor drive circuit is momentarily cut off.
本考案は、DCモータ駆動回路において、制御
回路電源瞬断時に、制御回路電圧V1がトランジ
スタ駆動電圧V2が生きたまま垂下する関係に着
目しトランジスタ駆動電圧V2を用い、ツエナー
ダイオードを利用して制御回路が誤動作しない範
囲で電圧V1よりも低い電圧V2′を作り、電圧V1と
電圧V2′を比較して、電圧V2′が電圧V1より低くな
つた場合には、出力段のパワトランジスタのベー
ス電圧をOVにクランプすることにより、パワト
ランジスタを強制的にオフさせ、２個直列に接続
されたパワトランジスタの同時オンを防止するた
めのものである。 In a DC motor drive circuit, this invention focuses on the relationship in which the control circuit voltage V 1 drops while the transistor drive voltage V 2 remains unchanged when the control circuit power supply is interrupted, and uses the transistor drive voltage V 2 and uses a Zener diode. Create a voltage V 2 ′ lower than voltage V 1 within a range that does not cause the control circuit to malfunction, compare voltage V 1 and voltage V 2 ′, and if voltage V 2 ′ becomes lower than voltage V 1 , By clamping the base voltage of the power transistor in the output stage to OV, the power transistor is forcibly turned off, and two power transistors connected in series are prevented from being turned on simultaneously.
第４図は本考案になる一実施例を示す回路図で
ある。 FIG. 4 is a circuit diagram showing an embodiment of the present invention.
〔１〕 構成
コンパレータ１５は電圧V1が電圧V2′よりも低
くなつた場合に、パワトランジスタ７及び８を強
制的にオフさせる役割をする。[1] Configuration The comparator 15 serves to forcibly turn off the power transistors 7 and 8 when the voltage V 1 becomes lower than the voltage V 2 '.
ツエナーダイオード１７は、電圧V2を利用
し、電圧V1よりも少し低い制御回路が誤動作し
ない範囲の電圧V2′を取り出すためのものであ
る。 The Zener diode 17 utilizes the voltage V 2 to extract a voltage V 2 ' that is slightly lower than the voltage V 1 and within a range in which the control circuit does not malfunction.
〔２〕 動作説明
コンパレータ１５の（＋）入力端子には、DC
モータ駆動回路制御電圧V1が接続されており、
（−）端子には電圧V2′が接続されている。次にコ
ンパレータ１５の出力はパワトランジスタ７，８
のベースに接続されている。[2] Operation description The (+) input terminal of the comparator 15 has a DC
Motor drive circuit control voltage V 1 is connected,
A voltage V 2 ' is connected to the (-) terminal. Next, the output of the comparator 15 is the power transistor 7, 8
connected to the base of.
電源瞬断により電圧V1が電圧V2′よりも低くな
ると、コンパレータ１５の出力がLowレベルとな
り、パワトランジスタ７，８のベース電圧がOV
にクランプされ、パワトランジスタ７，８は強制
的にオフされる。従つて、パワトランジスタ７，
８が同時オンすることはなく、出力段のパワトラ
ンジスタに過大な電流が流れ、パワトランジスタ
の劣化又は破損することを防止される。 When the voltage V 1 becomes lower than the voltage V 2 ' due to a momentary power interruption, the output of the comparator 15 becomes Low level, and the base voltage of the power transistors 7 and 8 becomes OV.
The power transistors 7 and 8 are forcibly turned off. Therefore, the power transistor 7,
8 are not turned on at the same time, and an excessive current flows through the power transistor in the output stage, thereby preventing deterioration or damage to the power transistor.
本考案によれば、DCモータ駆動回路におい
て、制御回路電源の瞬断により、パワトランジス
タを保護するための信号Ｐ−LOCK−Ｎが確立せ
ず、トランジスタ駆動電圧V2とパワトランジス
タ駆動電圧V3が生きたまま制御回路駆動電圧V1
が垂下しても、出力段のパワトランジスタを強制
的にオフさせるので、パワトランジスタの劣化又
は破損を防止できる。 According to the present invention, in a DC motor drive circuit, the signal P-LOCK-N for protecting the power transistor is not established due to a momentary interruption of the control circuit power supply, and the transistor drive voltage V 2 and the power transistor drive voltage V 3 are not established. The live control circuit drive voltage V 1
Even if the voltage drops, the power transistor in the output stage is forcibly turned off, so deterioration or damage to the power transistor can be prevented.
第１図は電源投入及び切断時の各電源電圧の上
昇及び垂下タイミングを示すタイムチヤートであ
る。第２図は制御回路電源瞬断時の各電源電圧の
状態を示すタイムチヤートである。第３図はDC
モータ駆動回路図である。第４図は本考案になる
一実施例のDCモータ駆動回路図である。
図においては１と２はナンドゲート、３と４は
トランジスタ、５と６は抵抗、７と８はパワトラ
ンジスタ、９は抵抗、１０はDCモータ、１１と
１２はパワトランジスタ、１３は抵抗、１４はダ
イオード、１５はコンパレータ、１６は抵抗、１
７はツエナーダイオードである。
FIG. 1 is a time chart showing the rise and drop timings of each power supply voltage when the power is turned on and off. FIG. 2 is a time chart showing the state of each power supply voltage when the control circuit power supply is momentarily cut off. Figure 3 is DC
FIG. 3 is a motor drive circuit diagram. FIG. 4 is a DC motor drive circuit diagram of one embodiment of the present invention. In the figure, 1 and 2 are NAND gates, 3 and 4 are transistors, 5 and 6 are resistors, 7 and 8 are power transistors, 9 is a resistor, 10 is a DC motor, 11 and 12 are power transistors, 13 is a resistor, and 14 is a Diode, 15 is comparator, 16 is resistor, 1
7 is a Zener diode.
Claims (1)
ンジスタの組と、前記パワトランジスタを駆動す
るトランジスタと、トランジスタを駆動する制御
回路と、前記パワトランジスタのコレクタとエミ
ツタの接続点に接続されたDCモータを備えたDC
モータ制御回路において、トランジスタ駆動電圧
V2を用いて制御回路駆動電圧V1より低く前記制
御回路が誤動作しない範囲の電圧V2′を作る回路
と、電圧V1と電圧V2′を比較するコンパレータ
と、コンパレータの出力によつて出力段のパワト
ランジスタをオフさせる回路を具備したことを特
徴とするDCモータ制御回路。 A pair of two power transistors connected in series, a transistor for driving the power transistor, a control circuit for driving the transistor, and a DC motor connected to the connection point between the collector and emitter of the power transistor. DC with
In motor control circuits, transistor drive voltage
A circuit that uses V 2 to create a voltage V 2 ′ lower than the control circuit drive voltage V 1 and within a range in which the control circuit does not malfunction, a comparator that compares the voltage V 1 and the voltage V 2 ′, and the output of the comparator. A DC motor control circuit characterized by comprising a circuit that turns off a power transistor in an output stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983011785U JPS59119741U (en) | 1983-01-28 | 1983-01-28 | DC motor drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983011785U JPS59119741U (en) | 1983-01-28 | 1983-01-28 | DC motor drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119741U JPS59119741U (en) | 1984-08-13 |
| JPS6245482Y2 true JPS6245482Y2 (en) | 1987-12-04 |
Family
ID=30143208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983011785U Granted JPS59119741U (en) | 1983-01-28 | 1983-01-28 | DC motor drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119741U (en) |
-
1983
- 1983-01-28 JP JP1983011785U patent/JPS59119741U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119741U (en) | 1984-08-13 |
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