JPS6156442A - Semiconductor device - Google Patents
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- JPS6156442A JPS6156442A JP59178639A JP17863984A JPS6156442A JP S6156442 A JPS6156442 A JP S6156442A JP 59178639 A JP59178639 A JP 59178639A JP 17863984 A JP17863984 A JP 17863984A JP S6156442 A JPS6156442 A JP S6156442A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】
(発明の技術分野〕
本発明は半導体装置に関し、特にダイナミックメモリの
メモリセルキャパシタに使用されるものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a semiconductor device, and particularly to one used for a memory cell capacitor of a dynamic memory.
(発明の技術的背景)
最近の超LSI′全般にわたる微細化の要請から大容量
ダイナミックメモリでは、メモリセルの容量低下を避け
るために、第3図に示すようにシリコン基板に溝を形成
してキャパシタとして用いることにより容母増加を図っ
ている。なお、第3図には2ピット分のメモリセルを示
す。(Technical Background of the Invention) Due to the recent demand for miniaturization of all ultra-LSI's, in large-capacity dynamic memories, grooves are formed in the silicon substrate as shown in Figure 3 in order to avoid a decrease in the capacity of memory cells. By using it as a capacitor, we aim to increase the capacity. Note that FIG. 3 shows a memory cell for two pits.
第3図において、P型シリコン基板1の表面にはフィー
ルド酸化1!2及びフィールド反転防止層3が形成され
ている。フィールド酸化III 2によって囲まれた素
子領域には溝が設けられており、この溝内面にはキャパ
シタ酸化膜4を介して多結晶シリコンからなるキャパシ
タ電極5が埋設され。In FIG. 3, a field oxidation layer 1!2 and a field inversion prevention layer 3 are formed on the surface of a P-type silicon substrate 1. A trench is provided in the element region surrounded by the field oxide III 2, and a capacitor electrode 5 made of polycrystalline silicon is buried in the inner surface of the trench with a capacitor oxide film 4 interposed therebetween.
溝の基板1側にはN+型型数散層6形成されている。こ
れらによりセルキャパシタが構成されている。また、基
板1上にはゲート酸化III 7を介してトランスファ
ゲート電極8が形成されている。更に、このトランスフ
ァゲート電極8の両側方の基板1表面にはN1型ソース
、ドレイン領域9.10が形成されている。これらによ
りトランスフ7トランジスタが構成されている。An N+ type scattered layer 6 is formed on the substrate 1 side of the groove. These constitute a cell capacitor. Further, a transfer gate electrode 8 is formed on the substrate 1 via a gate oxide III 7. Furthermore, N1 type source and drain regions 9 and 10 are formed on the surface of the substrate 1 on both sides of the transfer gate electrode 8. These constitute a transfer 7 transistor.
第3図図示のダイナミックメモリではキャパシタを構成
している溝の深さに応じて容量が増加するため、信号色
も増加する。しかし、更に高集積化が進むと、隣接する
キャパシタ同士の間隔が狭くなる。このため、溝の側面
及び底部近傍に接して形成されているN“型拡散WJ6
から蓄積されている電子が隣接するメモリセルのN+型
抵拡散層6漏れ(例えば第3図中矢印で表示)、蓄積電
荷量の低下により電気信号としての″1゛、“O″の誤
判断となる。このような電荷の漏れは、溝が深いためフ
ィールド酸化m2下に形成されたP−型反転防止層3だ
けでは対応しきれない。この問題は将来の微細化された
ダイナミックメモリはど深刻になる。逆に上述した電荷
の漏れを防止するには溝と溝との間に一定以上の距離を
保たなけれ1 ばならないため、高集積化に限界
を与える要素となる。In the dynamic memory shown in FIG. 3, the capacitance increases in accordance with the depth of the groove constituting the capacitor, so the signal color also increases. However, as the integration becomes higher, the distance between adjacent capacitors becomes narrower. For this reason, the N" type diffusion WJ6 formed in contact with the side surface and near the bottom of the groove.
Electrons accumulated in the memory cell leak from the N+ type resistive diffusion layer 6 of the adjacent memory cell (for example, indicated by the arrow in Fig. 3), and the amount of accumulated charge decreases, resulting in misjudgment of ``1'' and ``O'' as electrical signals. Since the groove is deep, such charge leakage cannot be dealt with only by the P-type anti-inversion layer 3 formed under the field oxide m2. On the other hand, in order to prevent the above-mentioned charge leakage, it is necessary to maintain a certain distance or more between the grooves, which becomes a factor that limits high integration.
本発明は上記事情に鑑みてなされたものであり、蓄積電
荷の漏れを起すことなく容量を増加することができ、大
幅な高集積化を達成し得るダイナミッタメモリ等の半導
体装置を提供しようとするものである。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device such as a dynamitter memory that can increase the capacity without causing leakage of stored charges and can achieve a significantly higher degree of integration. It is something to do.
本発明の半導体装置は、半導体基板の主面に形成された
キャパシタとなる溝を複数のキャパシタに共有させたこ
とを特徴とするものである。The semiconductor device of the present invention is characterized in that a plurality of capacitors share a groove that is formed on the main surface of a semiconductor substrate and serves as a capacitor.
このような半導体装置によれば、キャパシタ間の間隔を
従来はど必要とせずに複数のキャパシタを分離すること
ができるので、蓄積電荷のリークを招くことなく高集積
化を達成することができる。According to such a semiconductor device, a plurality of capacitors can be separated without requiring the conventional spacing between capacitors, so that high integration can be achieved without causing leakage of stored charges.
以下、本発明の実施例を第1図(a)〜(e)、第2図
(a)及び(b)に示す製造方法を併記しで説明する。Hereinafter, embodiments of the present invention will be described along with the manufacturing method shown in FIGS. 1(a) to (e) and FIGS. 2(a) and (b).
なお、第11p(a)〜(e)は断面図、第2図(a)
及び(b)は平面図であり、第 12図(a)の
A−A−線に沿う断面が第1図(a)に、第2図(b)
のB−8−線に沿う断面が第1図(b)にそれぞれ対応
する。In addition, 11p(a) to (e) are cross-sectional views, and FIG. 2(a)
and (b) are plan views, and the cross section taken along line A-A in FIG. 12(a) is shown in FIG. 1(a) and FIG. 2(b).
The cross section taken along the line B-8- corresponds to FIG. 1(b).
まず、P型シリコン基板11表面に周知の技術によりフ
ィールド酸化膜12及びP′型ラフイールド反転防止層
13形成する。次に、全面に膜厚3000AのCVDW
I化M14ttifHfAした後、その一部を選択的に
エツチングしてcvom化膜14のパターンを形成する
。つづいて、cvou化膜14のパターンをマスクとし
て反応性イオンエツチングにより基板11に深ざ3譚の
溝15を形成する。つづいて、全面に膜厚i ooo人
のcVD酸化膜16を堆積した後、写真蝕刻法により前
記溝15の底部及び側WJ部の中央部にホトレジストパ
ターン17を形成し、これをマスクとしてエツチングす
ることによりCVDM化膜16のパターンを形成する(
第1図(a・)及び第2図(a)図示)。つづいて、前
記ホトレジストパターン17を除去した後、全面にPS
G膜18を堆積し、熱処理を行なうことにより溝15の
側壁及び底部の一部にキャパシタの一方の電極となるN
4″型拡散ff19.19e形成する。コ17) p、
CV D iI 化11116のパターンがマスクとな
るので、溝15の底部及び側面部の中央部にはN+型広
拡散層19形成されない(第1図(b)及び第2図(1
))図示)。First, a field oxide film 12 and a P' type rough yield inversion prevention layer 13 are formed on the surface of a P type silicon substrate 11 using a well-known technique. Next, CVDW with a film thickness of 3000A was applied to the entire surface.
After I-forming M14ttifHfA, a part thereof is selectively etched to form a pattern of the cvom-formed film 14. Subsequently, using the pattern of the cvou film 14 as a mask, a groove 15 having a depth of 3 mm is formed in the substrate 11 by reactive ion etching. Subsequently, after depositing a CVD oxide film 16 with a thickness of i ooo over the entire surface, a photoresist pattern 17 is formed at the bottom of the groove 15 and the center of the side WJ portion by photolithography, and etching is performed using this as a mask. By this, a pattern of the CVDM film 16 is formed (
(Illustrated in FIG. 1(a) and FIG. 2(a)). Subsequently, after removing the photoresist pattern 17, PS was applied to the entire surface.
By depositing a G film 18 and performing heat treatment, N film 18 is deposited on a part of the side wall and bottom of the groove 15 to become one electrode of the capacitor.
4″ type diffusion ff19.19e is formed. ko17) p,
Since the CV D iI pattern 11116 serves as a mask, the N+ type wide diffusion layer 19 is not formed in the center of the bottom and side surfaces of the groove 15 (see FIG. 1(b) and FIG. 2(1)).
)) As shown).
次イテ、前記PSG膜18及tFCVDi!化1111
6のパターンを除去した後、図示しない膜厚2゜00人
17)BSGIIlt堆積し、900’C1’熱処iす
ることにより、溝15の底部及び側面部に不純物濃度5
X 10” cm”のP′′反転防止層2oを形成す
る(第1図(C)図示)。つづいて、前記CVD酸化1
114のパターンを除去した後、熱酸化を行ない露出し
た基板11表面にキャパシタ酸化膜を兼ねたゲート酸化
膜21を形成する。つづいて、全面に多結晶シリコン膜
を堆積し、溝15内に埋設した後、バターニングしてキ
ャパシタ電極22及びトランスファゲート電極23.2
3を形成する(第1図(d)図示)。つづいて、ゲート
電極23.23をマスクとしてヒ素をイオン注入してN
+型リソースドレイン領域24.24.25、’25を
形成する。つづいて、全面に層間絶縁膜26を堆積した
後、コンタクトホールを開孔する。つづいて、全面に1
2膜を堆積した後、パターニングして配線27.27を
形成する(第1図(e)図示)。Next, the PSG film 18 and tFCVDi! 1111
After removing the pattern No. 6, BSGIIlt (not shown) is deposited to a film thickness of 2°000 nm and heat-treated at 900° C1, so that an impurity concentration of 5.
A P'' anti-inversion layer 2o having a thickness of 10"cm" is formed (as shown in FIG. 1C). Next, the CVD oxidation 1
After removing the pattern 114, thermal oxidation is performed to form a gate oxide film 21 which also serves as a capacitor oxide film on the exposed surface of the substrate 11. Subsequently, a polycrystalline silicon film is deposited on the entire surface, buried in the groove 15, and then buttered to form the capacitor electrode 22 and transfer gate electrode 23.2.
3 (as shown in FIG. 1(d)). Next, arsenic is ion-implanted using the gate electrodes 23 and 23 as a mask, and N
+ type resource drain regions 24, 24, 25, '25 are formed. Subsequently, after depositing an interlayer insulating film 26 on the entire surface, contact holes are formed. Next, 1 on the entire surface
After depositing two films, patterning is performed to form wirings 27 and 27 (as shown in FIG. 1(e)).
しかして第1図(e)図示のダイナミックメモリは、溝
15の底部及び側面部の基板11中にP−型反転防止層
20を形成することにより1つの溝を2つのキャパシタ
に共有させた構造となって、いる。このため、従来必要
であったキャパシタが形成される溝と溝との間を分離す
るための素子分M領域の間隔が不要となるので、高集積
化が容易となり、チップサイズを大幅に縮小することが
できる。また、2つのキャパシタがP−型反転防止層2
0によって遮断されているため、隣接するセルキャパシ
タへの蓄積電荷のリークを防止することができる。Therefore, the dynamic memory shown in FIG. 1(e) has a structure in which one trench is shared by two capacitors by forming a P-type anti-inversion layer 20 in the substrate 11 at the bottom and side surfaces of the trench 15. There it is. This eliminates the need for the element-length M region spacing to separate the trenches in which capacitors are formed, which was previously required, making it easier to achieve higher integration and significantly reduce the chip size. be able to. In addition, two capacitors are connected to the P-type anti-inversion layer 2.
0, it is possible to prevent leakage of accumulated charges to adjacent cell capacitors.
なお、以上の説明では1つの溝を2つのキャパシタに共
有させる場合について説明したが、1つの溝を3つ以上
のキャパシタに共有させてダイナミックメモリのセルキ
ャパシタを構成してもよい。Note that although the above description has been made regarding the case where one trench is shared by two capacitors, a cell capacitor of a dynamic memory may be configured by having one trench shared by three or more capacitors.
以上詳述した如く本発明によれば、蓄積電荷の漏れを起
すことなく容量を増加することができ、大幅な高集積化
を達成し得るダイナミックメモリ等の半導体装置を提供
できるものである。As described in detail above, according to the present invention, it is possible to provide a semiconductor device such as a dynamic memory, which can increase the capacity without causing leakage of stored charges and can achieve a significantly higher degree of integration.
第1図(a)〜(e)は本発明の実施例におけるダイナ
ミックメモリを得るための製造工程を示す断面図、第2
図(a)及び(b)は本発明の実施例におけるダイナミ
ックメモリを得るための製造工程を示す平面図、第3図
は従来のダイナミックメモリの断面図である。
11・・・P型シリコン基板、12・・・フィールド酸
化膜、13・・・フィールド反転防止層、14.16・
・・CVD酸化躾、15・・・溝、17・・・ホトレジ
ストパターン、18・・・PSGII!、19・・・N
+型型数散層20・・・P−型反転防止層、21・・・
ゲート酸化膜:X
(キャパシタ酸化膜)、22・・・キャパシタN極、
ψ23・・・トランスファゲート電極、24.
25・・・N++ソース、ドレイン領域、26・・・層
間絶縁膜、27・・・配線。
出願人代理人 弁理士 鈴江武彦
N−
一 −
一 へ
ヘー
Φ へ
一1(a) to 1(e) are cross-sectional views showing the manufacturing process for obtaining a dynamic memory in an embodiment of the present invention;
Figures (a) and (b) are plan views showing the manufacturing process for obtaining a dynamic memory according to an embodiment of the present invention, and Figure 3 is a cross-sectional view of a conventional dynamic memory. 11... P-type silicon substrate, 12... Field oxide film, 13... Field inversion prevention layer, 14.16.
...CVD oxidation, 15...groove, 17...photoresist pattern, 18...PSGII! , 19...N
+ type scattering layer 20...P- type anti-inversion layer, 21...
Gate oxide film: X (capacitor oxide film), 22... Capacitor N pole,
ψ23...Transfer gate electrode, 24.
25...N++ source and drain regions, 26... Interlayer insulating film, 27... Wiring. Applicant's agent Patent attorney Takehiko Suzue N- 1 - 1 Hehe Φ He 1
Claims (3)
て導電層を埋設し、キャパシタとして用いる半導体装置
において、1つの溝を複数のキャパシタに共有させたこ
とを特徴とする半導体装置。(1) A semiconductor device in which a conductive layer is embedded in a groove formed on the main surface of a semiconductor substrate via an insulating film and used as a capacitor, characterized in that one groove is shared by a plurality of capacitors. .
タとして用いる特許請求の範囲第1項記載の半導体装置
。(2) A semiconductor device according to claim 1, in which the capacitor is used as a cell capacitor of a dynamic memory.
を分離するための基板と同導電型の反転防止用の不純物
領域を形成したことを特徴とする特許請求の範囲第1項
記載の半導体装置。(3) An impurity region for preventing reversal of the same conductivity type as the substrate for isolating a plurality of capacitors is formed in the substrate at the bottom and side surfaces of the groove. Semiconductor equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59178639A JPS6156442A (en) | 1984-08-28 | 1984-08-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59178639A JPS6156442A (en) | 1984-08-28 | 1984-08-28 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6156442A true JPS6156442A (en) | 1986-03-22 |
Family
ID=16051972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59178639A Pending JPS6156442A (en) | 1984-08-28 | 1984-08-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6156442A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4887136A (en) * | 1986-10-20 | 1989-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and the method for manufacturing the same |
-
1984
- 1984-08-28 JP JP59178639A patent/JPS6156442A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4887136A (en) * | 1986-10-20 | 1989-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and the method for manufacturing the same |
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