JPS6153809A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS6153809A JPS6153809A JP17535184A JP17535184A JPS6153809A JP S6153809 A JPS6153809 A JP S6153809A JP 17535184 A JP17535184 A JP 17535184A JP 17535184 A JP17535184 A JP 17535184A JP S6153809 A JPS6153809 A JP S6153809A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- amplifier circuit
- gain
- circuit
- parallel
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
- H03G3/3026—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers the gain being discontinuously variable, e.g. controlled by switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
この発明は差動増幅回路に関し、特には、利得を切り換
えられる差動増幅回路に関する。
えられる差動増幅回路に関する。
〈発明の背景〉
差動増幅回路の一例の回路図を第２図に示す。
この差動増幅回路はトランジスタＴＲＩ、抵抗ＲＣＩ、
ＲＢＩ、ＲＥＩで構成される一方の増幅回路と、この増
幅回路と全く同様にトランジスタＴＲ２，抵抗ＲＣ２，
ＲＢ２．ＲＥ２で構成されろ他方の増幅回路と、これら
２個の増幅回路に直列に接続されている定電流回路ＣＩ
とで構成されている。以上の構成の差動増幅回路は公知
のものである。トランジスタＴＲ１，ＴＲ２のそれぞれ
のヘースには、それぞれ入力信号Ｖｌｌ、ＶＴ２か入力
され、それぞれのコレクタからは出力信号Ｖ０１、ＶＯ
２が出力される。
ＲＢＩ、ＲＥＩで構成される一方の増幅回路と、この増
幅回路と全く同様にトランジスタＴＲ２，抵抗ＲＣ２，
ＲＢ２．ＲＥ２で構成されろ他方の増幅回路と、これら
２個の増幅回路に直列に接続されている定電流回路ＣＩ
とで構成されている。以上の構成の差動増幅回路は公知
のものである。トランジスタＴＲ１，ＴＲ２のそれぞれ
のヘースには、それぞれ入力信号Ｖｌｌ、ＶＴ２か入力
され、それぞれのコレクタからは出力信号Ｖ０１、ＶＯ
２が出力される。
この回路の動作は入力信号Ｖｌｌ、Ｖ１２の電位差を増
幅し、出力信号ＶＯＩ、Ｖ○２の電位差として出力する
ものである。
幅し、出力信号ＶＯＩ、Ｖ○２の電位差として出力する
ものである。
ここで、この回路の利得をＧ、抵抗ＲＣＩ、ＲＣ２の抵
抗値を同じ大きさのＰＣ，抵抗ＲＩＥＩ。
抗値を同じ大きさのＰＣ，抵抗ＲＩＥＩ。
ＲＥ２の抵抗値を同し大きさのＲＥとすると、となる。
従って、この回路の利得Ｇを変えるためには、ＲＣまた
ばＲＥのイ直を変えてやれは狐ｌいのであるが、ＲＣを
変更することは、トランジスタの負荷がかわるため、一
般には行われていない。そこで、利得Ｇを変えるために
従来は、可変抵抗器等のアナログ的な装置によってＲＥ
を変更するようにしていた。しかし、マイクロプロセッ
サ等のデジタル処理装置の普及の著しい今日、差動増幅
回路もその利得をデシクル的に変更できることか望まれ
ている。
ばＲＥのイ直を変えてやれは狐ｌいのであるが、ＲＣを
変更することは、トランジスタの負荷がかわるため、一
般には行われていない。そこで、利得Ｇを変えるために
従来は、可変抵抗器等のアナログ的な装置によってＲＥ
を変更するようにしていた。しかし、マイクロプロセッ
サ等のデジタル処理装置の普及の著しい今日、差動増幅
回路もその利得をデシクル的に変更できることか望まれ
ている。
〈発明の目的〉
この発明は」二記現状に鑑み、その利得をデシクル的に
変更できる差動増幅回路を提イバすることを目的とする
。
変更できる差動増幅回路を提イバすることを目的とする
。
〈発明の構成〉
この発明は、２個のトランジスタのエミッタ回路を複数
個並列に接続するとともに、それらの並列接続されたエ
ミッタ回路を外部信号に基づいて切り換えろアナログス
イッチを設りたごとを特徴とする。
個並列に接続するとともに、それらの並列接続されたエ
ミッタ回路を外部信号に基づいて切り換えろアナログス
イッチを設りたごとを特徴とする。
〈実施例〉
第１図はこの発明の実施例である差動増幅回路の回路図
である。この実施例の構成において、従来の差動増幅回
路の構成と異なる部分は、トランジスタＴＲＩ、ＴＲ２
のエミッタが、並列に接続された抵抗Ｒ１１，Ｒ２１及
び抵抗Ｒ１２，Ｒ２２によって定電流回路ｃｒに接続さ
れ、これら抵抗Ｒ１ｉ ＲＩ、２．Ｒ２１，Ｒ２２の
接続がアナログスイッチＦＥＴＩ １．、ＦＥＴ１２．
ＦＥＴ２１、、ＦＥＴ２２によって開閉されるよう構成
されている点である。
である。この実施例の構成において、従来の差動増幅回
路の構成と異なる部分は、トランジスタＴＲＩ、ＴＲ２
のエミッタが、並列に接続された抵抗Ｒ１１，Ｒ２１及
び抵抗Ｒ１２，Ｒ２２によって定電流回路ｃｒに接続さ
れ、これら抵抗Ｒ１ｉ ＲＩ、２．Ｒ２１，Ｒ２２の
接続がアナログスイッチＦＥＴＩ １．、ＦＥＴ１２．
ＦＥＴ２１、、ＦＥＴ２２によって開閉されるよう構成
されている点である。
前記アナログスイッチは図示しない制御装置から入力さ
れる制御信号によって開閉されるが、アナログスイッチ
ＦＥＴＩ １．ＦＥＴ１．２及びアナログスイッチＦＥ
Ｔ２１．ＦＥＴ２２はそれぞれ同一の信号系に接続され
ているため、同時に開閉される。
れる制御信号によって開閉されるが、アナログスイッチ
ＦＥＴＩ １．ＦＥＴ１．２及びアナログスイッチＦＥ
Ｔ２１．ＦＥＴ２２はそれぞれ同一の信号系に接続され
ているため、同時に開閉される。
以−ヒの構成の差動増幅回路に信号Ｖｌｌ、Ｖ１２が入
力された場合この信号の電位差を利得Ｇで増幅する。こ
の利得Ｇは、抵抗ＰＣＩ、ＲＣ２の抵抗値をＲｃ、抵抗
Ｒ］、１１？１２の抵抗値をＲ１，抵抗Ｒ２Ｌ Ｒ２
２の抵抗値をＲ２とし、１−ランジスタＴＲ１，Ｔｒ；
！２のエミッタ、定電流回路間の合成抵抗値をＲゆとす
ると、 Ｇ＝Ｒ，／ＲＥ て表されるか、前記アナログスイッチＦＥＴＩ］、ＦＥ
Ｔ１２及びアナログスイッチＦＥＴ２１、ＦＥＴ２２の
開閉によって、前記抵抗値Ｒ５の値が設定される。アナ
ログスイッチＦ］ＥＴ１．１゜ｒｖ、Ｔ１またげが閉し
ているときは、ｒｔ’、−Ｒ。
力された場合この信号の電位差を利得Ｇで増幅する。こ
の利得Ｇは、抵抗ＰＣＩ、ＲＣ２の抵抗値をＲｃ、抵抗
Ｒ］、１１？１２の抵抗値をＲ１，抵抗Ｒ２Ｌ Ｒ２
２の抵抗値をＲ２とし、１−ランジスタＴＲ１，Ｔｒ；
！２のエミッタ、定電流回路間の合成抵抗値をＲゆとす
ると、 Ｇ＝Ｒ，／ＲＥ て表されるか、前記アナログスイッチＦＥＴＩ］、ＦＥ
Ｔ１２及びアナログスイッチＦＥＴ２１、ＦＥＴ２２の
開閉によって、前記抵抗値Ｒ５の値が設定される。アナ
ログスイッチＦ］ＥＴ１．１゜ｒｖ、Ｔ１またげが閉し
ているときは、ｒｔ’、−Ｒ。
であり、アナログスイッチＦＥＴ２１．ＦＥＴ２２だり
が閉しているときは、 ＲＥ −Ｒ２ である。また、アナログスイッチＦＥＴ１１．ＦＥＴ１
２及びＦＥＴ２１．ＦＥ”ｌ”２２か共に閉していると
きは、 ＲＥ＝Ｒ１・Ｒ２／ （Ｒ，→−Ｒ２）て求めることが
できる。ここで、 Ｒ２＝Ｒ，／２ と定めてやれは、前記利得Ｇは、Ｒｒ−Ｒ，の時の利得
をＧ。とすると、ＲＥ−Ｒ２のときは、Ｇ ”” ２
Ｇ 。
が閉しているときは、 ＲＥ −Ｒ２ である。また、アナログスイッチＦＥＴ１１．ＦＥＴ１
２及びＦＥＴ２１．ＦＥ”ｌ”２２か共に閉していると
きは、 ＲＥ＝Ｒ１・Ｒ２／ （Ｒ，→−Ｒ２）て求めることが
できる。ここで、 Ｒ２＝Ｒ，／２ と定めてやれは、前記利得Ｇは、Ｒｒ−Ｒ，の時の利得
をＧ。とすると、ＲＥ−Ｒ２のときは、Ｇ ”” ２
Ｇ 。
で表され、ＲＥ−ＲＩ ・Ｒ２／ （Ｒ１＋Ｒ２）の
ときは、 Ｇ−３Ｇ。
ときは、 Ｇ−３Ｇ。
で表される。
このように、制御装置がアナログスイッチを開閉するこ
とによってエミッタの抵抗値が変更されるため、マイク
ロプロセッサ等のデジタル信号を直接入力して、利得を
デジタル的に変更することができる。また、複数の抵抗
の抵抗値を適当に選択してやれば、その差動増幅回路が
使用される電子機器に適応した設定が可能である。
とによってエミッタの抵抗値が変更されるため、マイク
ロプロセッサ等のデジタル信号を直接入力して、利得を
デジタル的に変更することができる。また、複数の抵抗
の抵抗値を適当に選択してやれば、その差動増幅回路が
使用される電子機器に適応した設定が可能である。
〈発明の効果〉
このようにこの発明によれば、差動増幅回路を構成する
トランジスタのエミッタ回路を並列に接続し、それらを
アナログスイッチで開閉するようにしたことによって、
その利得をデジタル的に変更することができるため、マ
イクロプロセッサ等によって簡単に利得制御することが
できる。このため、ＡＧＣ（自動利得制御）等は複雑な
回路構成にしなくても容易に実施でき、差動増幅回路か
使用される電子機器の構成を簡単にする利点がある。
トランジスタのエミッタ回路を並列に接続し、それらを
アナログスイッチで開閉するようにしたことによって、
その利得をデジタル的に変更することができるため、マ
イクロプロセッサ等によって簡単に利得制御することが
できる。このため、ＡＧＣ（自動利得制御）等は複雑な
回路構成にしなくても容易に実施でき、差動増幅回路か
使用される電子機器の構成を簡単にする利点がある。
第１図はこの発明の実施例である差動増幅回路の回路図
、第２図は従来の差動増幅回路の回路図である。 ＴＲＩ、ＴＲ２−）ランジスタ、 Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２−抵抗、ＦＥＴｌ１．
ＦＥＴ１２．ＦＥＴ２１゜ＦＥＴ２２−アナログスイッ
チ。
、第２図は従来の差動増幅回路の回路図である。 ＴＲＩ、ＴＲ２−）ランジスタ、 Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２−抵抗、ＦＥＴｌ１．
ＦＥＴ１２．ＦＥＴ２１゜ＦＥＴ２２−アナログスイッ
チ。
Claims (1)
- （１）２個のトランジスタにそれぞれエミッタ回路を介
して定電流電源を接続した差動増幅回路において、 前記２個のトランジスタのエミッタ回路を複数個並列に
接続するとともに、それらの並列接続されたエミッタ回
路を外部信号に基づいて切り換えるアナログスイッチを
設けたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17535184A JPS6153809A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17535184A JPS6153809A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153809A true JPS6153809A (ja) | 1986-03-17 |
Family
ID=15994547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17535184A Pending JPS6153809A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117405A (ja) * | 1987-10-29 | 1989-05-10 | Nec Corp | 演算増幅器 |
| US5642070A (en) * | 1991-06-27 | 1997-06-24 | Canon Kabushiki Kaisha | Signal processing circuit and system for detection of absolute value |
-
1984
- 1984-08-22 JP JP17535184A patent/JPS6153809A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117405A (ja) * | 1987-10-29 | 1989-05-10 | Nec Corp | 演算増幅器 |
| US5642070A (en) * | 1991-06-27 | 1997-06-24 | Canon Kabushiki Kaisha | Signal processing circuit and system for detection of absolute value |
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