JPS6153665B2 - - Google Patents
Info
- Publication number
- JPS6153665B2 JPS6153665B2 JP53010331A JP1033178A JPS6153665B2 JP S6153665 B2 JPS6153665 B2 JP S6153665B2 JP 53010331 A JP53010331 A JP 53010331A JP 1033178 A JP1033178 A JP 1033178A JP S6153665 B2 JPS6153665 B2 JP S6153665B2
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- storage device
- contents
- test
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 42
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は論理集積回路等の機能試験を行う論理
回路試験装置における試験パターン発生装置に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a test pattern generating device in a logic circuit testing device that performs functional tests on logic integrated circuits and the like.
一般に、論理回路の機能試験を行うにあたつて
は、論理回路の論理シミユレーシヨンを行うこと
により求められる試験パターンを使用するが、最
近のMOS型集積回路のように集積規模が大きく
なると、試験パターン数は膨大なものになり、試
験パターン発生装置はこの試験パターンを記憶す
るために、膨大な容量の記憶装置を必要とし、ま
た試験速度を上げようと思えばこの記憶装置は非
常に高価なものとなる。 Generally, when performing a functional test on a logic circuit, a test pattern obtained by performing a logic simulation of the logic circuit is used. The number of test patterns is enormous, and the test pattern generator requires a storage device with a huge capacity to store the test patterns, and if you want to increase the testing speed, this storage device is extremely expensive. becomes.
したがつて、従来より記憶装置の容量を小さく
するために、繰返しによる試験パターン発生等が
行われている。しかしながら繰返しによる試験パ
ターン発生では、発生されるパターンは全く同一
であり、１ビツトたりとも異なつた試験パターン
を発生することができない。 Therefore, in order to reduce the capacity of a storage device, test patterns have been repeatedly generated. However, in repeated test pattern generation, the generated patterns are exactly the same, and it is not possible to generate test patterns that differ by even one bit.
たとえば直接に並列入力が困難なｎビツトのシ
フトレジスタを内蔵する論理回路を試験する場
合、シフトレジスタに任意の内容を設定するため
には、従来の試験パターン発生装置ではｎワード
の試験パターンが必要であり、ｎワードの内容を
みるとシフトレジスタの入力端子に相当するビツ
トの内容のみが変化し、他のビツトの内容は全く
同一である。さらにシフトレジスタの内容を読み
出し、試験する場合、あるいはシフトレジスタに
設定する内容を変えて試験する場合等を考慮する
と、シフトレジスタに関する試験のみにおいて、
試験パターンはｎワードの数倍、数十倍となる。 For example, when testing a logic circuit with a built-in n-bit shift register for which direct parallel input is difficult, conventional test pattern generators require an n-word test pattern in order to set arbitrary contents to the shift register. Looking at the contents of the n word, only the contents of the bits corresponding to the input terminals of the shift register change, and the contents of the other bits remain exactly the same. Furthermore, when considering the case where the contents of the shift register are read out and tested, or when the contents set in the shift register are changed and tested, when testing only on the shift register,
The test pattern is several times or several tens of times larger than n words.
本発明の目的は上記問題を解決し、試験パター
ン記憶装置の容量を小さくできる試験パターン発
生装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a test pattern generation device that solves the above problems and can reduce the capacity of a test pattern storage device.
本発明は試験パターンが格納された記憶装置か
ら読み出された１つの試験パターンを保持する手
段と、保持された試験パターンを試験用論理回路
に供給する手段と、保持された試験パターンの一
部を他のパターンに置換して次の新たな試験パタ
ーンとして論理回路に供給する手段とを含むこと
を特徴とする。 The present invention provides a means for holding one test pattern read out from a storage device in which the test pattern is stored, a means for supplying the held test pattern to a test logic circuit, and a part of the held test pattern. and means for replacing the pattern with another pattern and supplying it to the logic circuit as the next new test pattern.
本発明によれば連続して使用される複数の試験
パターンのうち一部のパターンのみが違う場合、
残りのパターンについては最初のパターンが使え
るように、最初のパターンを読み出したらこれを
保持手段にて保持し、その以降のパターンは変換
を要する部分だけを他のパターンに置き換え、置
き換えられたパターンとそれ以外の保持されてい
る最初のパターンとで次の新たな試験パターンを
作り、それを論理回路に供給することによつて、
一部のみのパターンが異なる複数の試験パターン
をすべて記憶装置に設定するのではなく、最初の
パターンさえ記憶装置に設定しておけばその後の
連続するパターンは記憶装置に設定しておく必要
がなく小容量の記憶装置で大容量の試験パターン
を発生できるという優れた効果が得られる。 According to the present invention, when only some of the test patterns used in succession are different,
When the first pattern is read out, it is held in a holding means so that the first pattern can be used for the remaining patterns, and for subsequent patterns, only the parts that require conversion are replaced with other patterns, and the replaced pattern is used. By creating the next new test pattern with the other retained initial patterns and supplying it to the logic circuit,
Instead of setting all the test patterns in the storage device, which differ only in part, by setting only the first pattern in the storage device, there is no need to set subsequent patterns in the storage device. An excellent effect can be obtained in that a large capacity test pattern can be generated with a small capacity storage device.
以下図面を参照しながら本発明を詳細に説明す
る。第１図は本発明の一実施例を示すブロツク図
である。１は記憶装置で横方向にビツトを縦方向
にワードを示す。２は記憶装置１のアドレス制御
を中心とした試験パターン発生・制御部、３は記
憶装置１から読み出された内容を一時保持するレ
ジスタ、４は並列入力可能なシフトレジスタ、５
はレジスタ３の出力とシフトレジスタ４の出力を
選択する選択器であり、選択器５の出力は端子ｉ
の被測定物に対する印加情報あるいは期待情報と
なる。記憶装置１のワードアドレスｋのビツトb1
〜ｂlには端子ｉに連続して出力する試験パター
ンが、ビツトｂl+1〜ｂnにはビツトb1〜ｂlの有効
試験パターン数が、ビツトｃには試験パターン発
生の制御情報として論理“１”が格納されてい
る。ｌ、ｍの値は試験パターン発生装置の端子数
により決まる値である。 The present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. 1 indicates a storage device with bits horizontally and words vertically. 2 is a test pattern generation/control unit that mainly controls the address of the storage device 1; 3 is a register that temporarily holds the contents read from the storage device 1; 4 is a shift register that can be input in parallel; 5
is a selector that selects the output of register 3 and the output of shift register 4, and the output of selector 5 is connected to terminal i.
This is applied information or expected information to the measured object. Bit b 1 of word address k of storage device 1
~ bl indicates the test pattern to be output continuously to terminal i, bits bl+1 to bn indicate the number of valid test patterns of bits b1 to bl , and bit c contains control information for test pattern generation. Logic "1" is stored as . The values of l and m are determined by the number of terminals of the test pattern generator.
試験パターン発生は下記のごとく行われる。 Test pattern generation is performed as follows.
制御部２は記憶装置１のビツトｃから読み出さ
れた内容が論理“０”のとき、選択器５の入力を
レジスタ３側に選び、ビツトb1〜ｂnの内容をレ
ジスタ３を介して端子１〜ｍに出力する。ワード
アドレスを遂次増しながら試験パターン発生を行
い、ワードアドレスｋに至ると制御部２は、ビツ
トｃの論理“１”を検出することにより、ビツト
b1〜ｂnの内容をレジスタ３に書き込むことを禁
止し、ビツトb1〜ｂlの内容をシフトレジスタ４
に書き込み、選択器５の入力をシフトレジスタ４
側に選び、一方ビツトｂl+1〜ｂnの内容を、シフ
トレジスタ４の内容をシフトする回数として取り
込み、この回数だけシフトレジスタ４の内容を順
次端子ｉに出力する。したがつてシフトレジスタ
４から試験パターンが発生されいる間は、端子ｉ
以外の端子はレジスタ３の内容、すなわちワード
アドレスｋ−１の内容が出力されており、何ら変
化しない。以下同様に試験パターン発生が実行さ
れる。 When the content read from bit c of the storage device 1 is logic “0”, the control unit 2 selects the input of the selector 5 to the register 3 side, and transfers the content of bits b 1 to b n through the register 3. Output to terminals 1 to m. A test pattern is generated while successively increasing the word address, and when word address k is reached, the control unit 2 detects the logic "1" of bit c, thereby generating the test pattern.
Writing the contents of bits b 1 to b n to register 3 is prohibited, and the contents of bits b 1 to b l are written to shift register 4.
and transfer the input of selector 5 to shift register 4.
On the other hand, the contents of bits b l+1 to b n are taken in as the number of times the contents of the shift register 4 are to be shifted, and the contents of the shift register 4 are sequentially outputted to the terminal i for this number of times. Therefore, while the test pattern is being generated from the shift register 4, the terminal i
The contents of register 3, that is, the contents of word address k-1 are output to the other terminals, and do not change at all. Test pattern generation is subsequently executed in the same manner.
以上説明したように本発明によれば、前記ｎワ
ード必要な試験パターンが、ｎがｌ以下のときは
１パターンに短縮でき、ｎがｌより大きいときで
も、ｎよりもはるかに小さなワード数に短縮で
き、記憶装置の容量を小さくする効果は著しい。 As explained above, according to the present invention, the test pattern that requires n words can be shortened to one pattern when n is less than or equal to l, and even when n is greater than l, the number of words is much smaller than n. The effect of reducing the capacity of the storage device is remarkable.
第１図は本発明の一実施例を説明するためのブ
ロツク図である。
１……記憶装置、２……制御部、３……レジス
タ、４……シフトレジスタ、５……選択器。
FIG. 1 is a block diagram for explaining one embodiment of the present invention. 1...Storage device, 2...Control unit, 3...Register, 4...Shift register, 5...Selector.
Claims (1)
発生する装置において、試験パターン記憶装置の
任意のアドレスから並列に読み出された複数ビツ
トの情報を保持する手段と、該保持手段に保持さ
れた複数ビツトの情報を前記論理回路に試験パタ
ーンとして供給する手段と、前記保持手段に保持
された複数ビツト情報のその一部を他のビツト情
報に置換して前記論理回路に供給する手段とを具
備することを特徴とする論理回路試験用パターン
発生装置。1. A device that generates test patterns for functional testing of logic circuits, which includes means for holding multiple bits of information read out in parallel from arbitrary addresses in a test pattern storage device, and multiple bits of information held in the holding means. and means for replacing part of the multi-bit information held in the holding means with other bit information and supplying the same to the logic circuit. A pattern generator for logic circuit testing, characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033178A JPS54102938A (en) | 1978-01-31 | 1978-01-31 | Pattern generator for logic circuit test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033178A JPS54102938A (en) | 1978-01-31 | 1978-01-31 | Pattern generator for logic circuit test |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102938A JPS54102938A (en) | 1979-08-13 |
| JPS6153665B2 true JPS6153665B2 (en) | 1986-11-19 |
Family
ID=11747213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033178A Granted JPS54102938A (en) | 1978-01-31 | 1978-01-31 | Pattern generator for logic circuit test |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54102938A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114781A (en) * | 1980-12-30 | 1982-07-16 | Ishikawajima Harima Heavy Ind Co Ltd | Mooring method for floating structure |
| JPS6264967A (en) * | 1985-09-17 | 1987-03-24 | Oki Electric Ind Co Ltd | Test pattern signal generating circuit of integrated circuit testing apparatus |
| CN107845406B (en) * | 2016-09-20 | 2021-07-20 | 电信科学技术研究院 | Method and equipment for testing memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247345A (en) * | 1975-10-13 | 1977-04-15 | Advantest Corp | Pattern generating equipment |
-
1978
- 1978-01-31 JP JP1033178A patent/JPS54102938A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247345A (en) * | 1975-10-13 | 1977-04-15 | Advantest Corp | Pattern generating equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102938A (en) | 1979-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3605150B2 (en) | Address pattern generator | |
| JP2915945B2 (en) | Memory test equipment | |
| JPH0480350B2 (en) | ||
| TW586121B (en) | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device | |
| JPH01182992A (en) | Semiconductor memory device | |
| JP3186359B2 (en) | Physical address translation circuit | |
| US4183464A (en) | Hash-coding data storage apparatus with error suppression | |
| JPS6153665B2 (en) | ||
| US6601204B1 (en) | Pattern generating method, pattern generator using the method, and memory tester using the pattern generator | |
| JP3087928B2 (en) | Testing equipment | |
| JPH08129056A (en) | Pattern generator of semiconductor testing apparatus | |
| JP2000206210A (en) | Pattern generator, pattern generating method and inspecting device | |
| US5130923A (en) | Selective dynamic RAM address generator with provision for automatic refresh | |
| JPH0249520B2 (en) | ||
| JPS60132251A (en) | Digital word sequence recognition apparatus | |
| JP2761560B2 (en) | Address converter for semiconductor memory test equipment | |
| JP2902449B2 (en) | Address pattern generator | |
| JP2558234B2 (en) | Pattern generator | |
| JPS59207495A (en) | Pattern generating circuit | |
| JPS585681A (en) | Testing device for semiconductor memory | |
| JPS5758280A (en) | Method for making memory address | |
| JP2720773B2 (en) | Address control memory circuit | |
| JP2962032B2 (en) | Address data generator | |
| JP2532718B2 (en) | Semiconductor integrated circuit device | |
| JPH0535392B2 (en) |