JPS6151739B2 - - Google Patents
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- Publication number
- JPS6151739B2 JPS6151739B2 JP3797178A JP3797178A JPS6151739B2 JP S6151739 B2 JPS6151739 B2 JP S6151739B2 JP 3797178 A JP3797178 A JP 3797178A JP 3797178 A JP3797178 A JP 3797178A JP S6151739 B2 JPS6151739 B2 JP S6151739B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digital signal
- signal
- input
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000005236 sound signal Effects 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
本発明は最高ピーク値を記憶表示することがで
きるようにした表示回路に関する。 最高発光素子を用いてテープレコーダのレベル
表示等することが行なわれてきている。 本発明は斯る表示を行う場合において、それま
で表示されたものの最高値を記憶しそのときのレ
ベルとともに表示することができるようにした表
示回路を提供するもので、以下図面に従つて説明
する。 １は例えばテープレコーダーの増幅回路（図示
せず）に接続されたＡ−Ｄ変換回路で、増幅回路
からの音声信号を多ビツト（本発明の実施例では
４ビツトであるが、これに限らない。）のデジタ
ル信号に変換する。２〜５は前記Ａ−Ｄ変換回路
１の各出力端子に一方の入力端子２Ａ〜５Ａが接
続されたオア回路、６は前記オア回路２〜５の出
力を一時的に記憶するラツチ回路で、分岐された
一方の出力端子は前記オア回路２〜５の他方の入
力端子２Ｂ〜５Ｂへ接続されている。７〜１０は
排他的オア回路で、一方の入力端子７Ａ〜１０Ａ
は前記ラツチ回路６の出力端子６Ｗ〜６Ｚに接続
され、他方の入力端子７Ｂ〜１０Ｂのうち一番上
の入力端子７Ｂは０基準電源に接続されている
が、残りの入力端子８Ｂ〜１０Ｂは夫々隣接する
前記入力端子７Ａ〜９Ａに共通接続されている。
１１はマルチプレクサで、前記Ａ−Ｄ変換回路１
の出力端子１Ｗ〜１Ｚと排他的オア回路７〜１０
の出力端子７Ｗ〜１０Ｗとに接続されている。１
２は前記マルチプレクサ１１の出力端子１１Ａ〜
１１Ｄに接続された表示装置で、第２図に示す如
く４つのブロツク１２ａ〜１２ｄに区分されてい
る。１３はタイミング信号発生回路で、前記ラツ
チ回路６及びマルチプレクサ１１にタイミング信
号P1，P2を供給する。 次に本発明の作用を説明する。 今増幅回路からの音声信号がＡ−Ｄ変換回路１
に加えられると、その信号は４ビツトのデジタル
信号に変換される。その音声信号のレベルとデジ
タル信号との関係は下記の如くなつている。
きるようにした表示回路に関する。 最高発光素子を用いてテープレコーダのレベル
表示等することが行なわれてきている。 本発明は斯る表示を行う場合において、それま
で表示されたものの最高値を記憶しそのときのレ
ベルとともに表示することができるようにした表
示回路を提供するもので、以下図面に従つて説明
する。 １は例えばテープレコーダーの増幅回路（図示
せず）に接続されたＡ−Ｄ変換回路で、増幅回路
からの音声信号を多ビツト（本発明の実施例では
４ビツトであるが、これに限らない。）のデジタ
ル信号に変換する。２〜５は前記Ａ−Ｄ変換回路
１の各出力端子に一方の入力端子２Ａ〜５Ａが接
続されたオア回路、６は前記オア回路２〜５の出
力を一時的に記憶するラツチ回路で、分岐された
一方の出力端子は前記オア回路２〜５の他方の入
力端子２Ｂ〜５Ｂへ接続されている。７〜１０は
排他的オア回路で、一方の入力端子７Ａ〜１０Ａ
は前記ラツチ回路６の出力端子６Ｗ〜６Ｚに接続
され、他方の入力端子７Ｂ〜１０Ｂのうち一番上
の入力端子７Ｂは０基準電源に接続されている
が、残りの入力端子８Ｂ〜１０Ｂは夫々隣接する
前記入力端子７Ａ〜９Ａに共通接続されている。
１１はマルチプレクサで、前記Ａ−Ｄ変換回路１
の出力端子１Ｗ〜１Ｚと排他的オア回路７〜１０
の出力端子７Ｗ〜１０Ｗとに接続されている。１
２は前記マルチプレクサ１１の出力端子１１Ａ〜
１１Ｄに接続された表示装置で、第２図に示す如
く４つのブロツク１２ａ〜１２ｄに区分されてい
る。１３はタイミング信号発生回路で、前記ラツ
チ回路６及びマルチプレクサ１１にタイミング信
号P1，P2を供給する。 次に本発明の作用を説明する。 今増幅回路からの音声信号がＡ−Ｄ変換回路１
に加えられると、その信号は４ビツトのデジタル
信号に変換される。その音声信号のレベルとデジ
タル信号との関係は下記の如くなつている。
【表】
従つてＡ−Ｄ変換回路１に加えられる音声信号
のレベルが−15dBであると、Ａ−Ｄ変換回路１
の出力端子１Ｗ〜１Ｘには順に０、０、１、１の
デジタル信号が得られる。その信号はオア回路２
〜５の入力端子２Ａ〜５Ａに加わり、該オア回路
２〜５を介してラツチ回路６にそのまま加わえら
れる。ラツチ回路６ではそのデジタル信号をタイ
ミング信号発生回路１３からのタイミング信号P1
で一時的に記憶し出力端子６Ｗ〜６Ｚにデジタル
信号０、０、１、１を生じ、排他的オア回路７〜
１０の入力端子７Ａ〜１０Ａに加えられる。する
と排他的オア回路９の一方の入力端子９Ａがレベ
ル“１”で他方の入力端子９Ｂがレベル“０”と
なるので、出力端子９Ｗはレベル“１”となる
が、他の排他的オア回路７，８，１０は両方の入
力端子がともにレベル“０”又はレベル“１”と
なるから、出力端子７Ｗ，８Ｗ，１０Ｗはレベル
“０”となる。結局出力端子７Ｗ〜１０Ｗにはデ
ジタル信号０、０、１、０が得られ、マルチプレ
クサ１１に加えられる。前記マルチプレクサ１１
にはＡ−Ｄ変換回路１の出力端子１Ｗ〜１Ｚのデ
ジタル信号０、０、１、１も加えられており、タ
イミング信号発生回路１３からのタイミング信号
P2によつて切換えられ、交互に出力される。即ち
タイミング信号P2がマルチプレクサ１１に加えら
れると、排他的オア回路７〜１０の出力端子７Ｗ
〜１０Ｗのデジタル信号０、０、１、０が出力端
子１１Ａ〜１１Ｄに出力され表示装置１２に加え
られるので、ブロツク１２Ｃのみが発光される。 次にタイミング信号がマルチプレクサ１１に加
えられないときは、Ａ−Ｄ変換回路１からのデジ
タル信号０、０、１、１が出力端子１１Ａ〜１１
Ｄに出力されるから、このとき表示装置１２のブ
ロツク１２ｃ，１２ｄが発光される。 次に音声信号のレベルが0dBになると、Ａ−Ｄ
変換回路１の出力端子１Ｗ〜１Ｚにはデジタル信
号１、１、１、１が生じる。このデジタル信号
１、１、１、１は前述と同様オア回路２〜５、ラ
ツチ回路６を経て、排他的オア回路７〜１０に加
えられる。すると排他的オア回路７の一方の入力
端子７Ａはレベル“１”であるが、他方の入力端
子７Ｂは０基準電源に接続されているので、出力
端子７Ｗはレベル“１”となるが、残りの排他的
オア回路８〜１０の両入力端子ともにレベル
“１”であるから、出力端子７Ｗ〜１０Ｗはレベ
ル“０”となり、マルチプレクサ１１にはデジタ
ル信号１、０、０、０が加えられる。 又マルチプレクサ１１にはＡ−Ｄ変換回路１の
出力端子１Ｗ〜１Ｚのデジタル信号１、１、１、
１も加えられているから、前述の如くマルチプレ
クサ１１にて切換えられて表示装置１２にはデジ
タル信号１、１、１、１とデジタル信号１、０、
０、０とが交互に加えられる。 音声信号のレベルが再び下り−20dBになる
と、それに応じてＡ−Ｄ変換回路１の出力端子１
Ｗ〜１Ｚにはデジタル信号０、０、０、１が得ら
れる。このデジタル信号はオア回路２〜５の入力
端子２Ａ〜５Ａに加えられるが、オア回路２〜５
の他方の入力端子２Ｂ〜５Ｂにはラツチ回路６に
記憶されている前述のデジタル信号１、１、１、
１が加えられるから、オア回路２〜５の出力端子
２Ｗ〜５Ｗには以後の入力信号に関係がなくデジ
タル信号１、１、１、１が保持される。 従つて排他的オア回路７〜１０の出力端子７Ｗ
〜１０Ｗには前述と同様デジタル信号１、０、
０、０が常に得られる。このように排他的オア回
路７〜１０の出力端子７Ｗ〜１０Ｗにはそれまで
得られたデジタル信号の最高値のみが記憶される
ことになる。そしてそのデジタル信号１、０、
０、０はＡ−Ｄ変換回路１の出力そのままのデジ
タル信号０、０、０、１とともにマルチプレクサ
１１に加えられる。 マルチプレクサ１１からタイミング信号P2が加
えられているときは、それまでの最高ピークを表
わす排他的オア回路７〜１０のデジタル信号１、
０、０、０が出力され、表示装置１２のブロツク
１２ａを発光させるので今までのピークの最高を
一見して知ることができ、タイミング信号P2が加
えられていないときはそのときの信号の大きさを
あらわすＡ−Ｄ変換回路１の出力端子１Ｗ〜１Ｚ
のデジタル信号０、０、０、１がマルチプレクサ
１１の出力端子１１Ａ〜１１Ｄに生じ、表示装置
１２のブロツク１２ｄを発光させる。 このように過去最高のピーク値の表示とそのと
きの信号のレベルの大きさとを交互に表示する
が、周期を短かくしておけば、表示装置１２のブ
ロツク１２ａ及びブロツク１２ｄが同時に発光し
ているように見えるので、過去最高のピーク値と
そのときのレベルとが同時に表示されることにな
る。 本発明の表示装置は上述した如くアナログ信号
を変換して得た多ビツトデジタル信号を二分し、
一方のデジタル信号を第１論理回路で過去最高の
レベルを表示するデジタル信号を保持させ、第２
論理回路でその最高値のみを抽出し表示装置に加
えるようにするとともに前記アナログ信号を変換
して得た残りの多ビツトデジタル信号はそのまま
表示回路に加えるようにしたので、そのときの信
号のレベルと過去最高のピーク値とを簡単な回路
で表示することができる。 又、前記第１論理回路はオア回路とラツチ回路
を用いれば簡単に実現でき、さらに第２論理回路
によつて容易に達成できる。
のレベルが−15dBであると、Ａ−Ｄ変換回路１
の出力端子１Ｗ〜１Ｘには順に０、０、１、１の
デジタル信号が得られる。その信号はオア回路２
〜５の入力端子２Ａ〜５Ａに加わり、該オア回路
２〜５を介してラツチ回路６にそのまま加わえら
れる。ラツチ回路６ではそのデジタル信号をタイ
ミング信号発生回路１３からのタイミング信号P1
で一時的に記憶し出力端子６Ｗ〜６Ｚにデジタル
信号０、０、１、１を生じ、排他的オア回路７〜
１０の入力端子７Ａ〜１０Ａに加えられる。する
と排他的オア回路９の一方の入力端子９Ａがレベ
ル“１”で他方の入力端子９Ｂがレベル“０”と
なるので、出力端子９Ｗはレベル“１”となる
が、他の排他的オア回路７，８，１０は両方の入
力端子がともにレベル“０”又はレベル“１”と
なるから、出力端子７Ｗ，８Ｗ，１０Ｗはレベル
“０”となる。結局出力端子７Ｗ〜１０Ｗにはデ
ジタル信号０、０、１、０が得られ、マルチプレ
クサ１１に加えられる。前記マルチプレクサ１１
にはＡ−Ｄ変換回路１の出力端子１Ｗ〜１Ｚのデ
ジタル信号０、０、１、１も加えられており、タ
イミング信号発生回路１３からのタイミング信号
P2によつて切換えられ、交互に出力される。即ち
タイミング信号P2がマルチプレクサ１１に加えら
れると、排他的オア回路７〜１０の出力端子７Ｗ
〜１０Ｗのデジタル信号０、０、１、０が出力端
子１１Ａ〜１１Ｄに出力され表示装置１２に加え
られるので、ブロツク１２Ｃのみが発光される。 次にタイミング信号がマルチプレクサ１１に加
えられないときは、Ａ−Ｄ変換回路１からのデジ
タル信号０、０、１、１が出力端子１１Ａ〜１１
Ｄに出力されるから、このとき表示装置１２のブ
ロツク１２ｃ，１２ｄが発光される。 次に音声信号のレベルが0dBになると、Ａ−Ｄ
変換回路１の出力端子１Ｗ〜１Ｚにはデジタル信
号１、１、１、１が生じる。このデジタル信号
１、１、１、１は前述と同様オア回路２〜５、ラ
ツチ回路６を経て、排他的オア回路７〜１０に加
えられる。すると排他的オア回路７の一方の入力
端子７Ａはレベル“１”であるが、他方の入力端
子７Ｂは０基準電源に接続されているので、出力
端子７Ｗはレベル“１”となるが、残りの排他的
オア回路８〜１０の両入力端子ともにレベル
“１”であるから、出力端子７Ｗ〜１０Ｗはレベ
ル“０”となり、マルチプレクサ１１にはデジタ
ル信号１、０、０、０が加えられる。 又マルチプレクサ１１にはＡ−Ｄ変換回路１の
出力端子１Ｗ〜１Ｚのデジタル信号１、１、１、
１も加えられているから、前述の如くマルチプレ
クサ１１にて切換えられて表示装置１２にはデジ
タル信号１、１、１、１とデジタル信号１、０、
０、０とが交互に加えられる。 音声信号のレベルが再び下り−20dBになる
と、それに応じてＡ−Ｄ変換回路１の出力端子１
Ｗ〜１Ｚにはデジタル信号０、０、０、１が得ら
れる。このデジタル信号はオア回路２〜５の入力
端子２Ａ〜５Ａに加えられるが、オア回路２〜５
の他方の入力端子２Ｂ〜５Ｂにはラツチ回路６に
記憶されている前述のデジタル信号１、１、１、
１が加えられるから、オア回路２〜５の出力端子
２Ｗ〜５Ｗには以後の入力信号に関係がなくデジ
タル信号１、１、１、１が保持される。 従つて排他的オア回路７〜１０の出力端子７Ｗ
〜１０Ｗには前述と同様デジタル信号１、０、
０、０が常に得られる。このように排他的オア回
路７〜１０の出力端子７Ｗ〜１０Ｗにはそれまで
得られたデジタル信号の最高値のみが記憶される
ことになる。そしてそのデジタル信号１、０、
０、０はＡ−Ｄ変換回路１の出力そのままのデジ
タル信号０、０、０、１とともにマルチプレクサ
１１に加えられる。 マルチプレクサ１１からタイミング信号P2が加
えられているときは、それまでの最高ピークを表
わす排他的オア回路７〜１０のデジタル信号１、
０、０、０が出力され、表示装置１２のブロツク
１２ａを発光させるので今までのピークの最高を
一見して知ることができ、タイミング信号P2が加
えられていないときはそのときの信号の大きさを
あらわすＡ−Ｄ変換回路１の出力端子１Ｗ〜１Ｚ
のデジタル信号０、０、０、１がマルチプレクサ
１１の出力端子１１Ａ〜１１Ｄに生じ、表示装置
１２のブロツク１２ｄを発光させる。 このように過去最高のピーク値の表示とそのと
きの信号のレベルの大きさとを交互に表示する
が、周期を短かくしておけば、表示装置１２のブ
ロツク１２ａ及びブロツク１２ｄが同時に発光し
ているように見えるので、過去最高のピーク値と
そのときのレベルとが同時に表示されることにな
る。 本発明の表示装置は上述した如くアナログ信号
を変換して得た多ビツトデジタル信号を二分し、
一方のデジタル信号を第１論理回路で過去最高の
レベルを表示するデジタル信号を保持させ、第２
論理回路でその最高値のみを抽出し表示装置に加
えるようにするとともに前記アナログ信号を変換
して得た残りの多ビツトデジタル信号はそのまま
表示回路に加えるようにしたので、そのときの信
号のレベルと過去最高のピーク値とを簡単な回路
で表示することができる。 又、前記第１論理回路はオア回路とラツチ回路
を用いれば簡単に実現でき、さらに第２論理回路
によつて容易に達成できる。
第１図は本発明の表示回路図、第２図は本発明
に用いた表示装置の正面図である。 １……Ａ−Ｄ変換回路、２〜５……オア回路、
６……ラツチ回路、７〜１０……排他的オア回
路、１１……マルチプレクサ、１２……表示装
置。
に用いた表示装置の正面図である。 １……Ａ−Ｄ変換回路、２〜５……オア回路、
６……ラツチ回路、７〜１０……排他的オア回
路、１１……マルチプレクサ、１２……表示装
置。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号を多ビツトのデジタル信号
に変換するＡ−Ｄ変換回路と、該Ａ−Ｄ変換回路
よりの多ビツトのデジタル信号の一部と帰還信号
とでもつてアナログ入力信号の過去最高値に相当
するデジタル信号を以後の信号に関係がなく保持
する第１論理回路と、該第１論理回路よりの前記
デジタル信号の最高値をあらわすレベル信号のみ
を検出する第２論理回路と、前記Ａ−Ｄ変換回路
で変換されたままのデジタル信号及び第２論理回
路よりのデジタル信号とで表示される表示装置と
を備えたことを特徴とする表示回路。 ２ 特許請求の範囲１記載の第１論理回路は、一
方の各入力端子がＡ−Ｄ変換回路の各出力端子に
接続された複数のオア回路と、各入力端子が前記
オア回路の出力端子に接続され、分岐された一方
の各出力端子が前記オア回路の他方の各入力端子
に接続されたラツチ回路とよりなることを特徴と
した表示回路。 ３ 特許請求の範囲１記載の第２論理回路は、一
方の各入力端子が前記ラツチ回路の分岐された出
力端子に接続され、他方の入力端子のうち一入力
端子を基準電位に保持し残りの他方の入力端子を
隣接する前記一方の入力端子に接続された複数の
論理回路よりなることを特徴とした表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797178A JPS54128376A (en) | 1978-03-27 | 1978-03-27 | Display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3797178A JPS54128376A (en) | 1978-03-27 | 1978-03-27 | Display circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54128376A JPS54128376A (en) | 1979-10-04 |
| JPS6151739B2 true JPS6151739B2 (ja) | 1986-11-10 |
Family
ID=12512442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3797178A Granted JPS54128376A (en) | 1978-03-27 | 1978-03-27 | Display circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54128376A (ja) |
-
1978
- 1978-03-27 JP JP3797178A patent/JPS54128376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54128376A (en) | 1979-10-04 |
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