JPS61502365A - 半導体トランスジユ−サ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体トランスジューサ 本発明は、一般的に、トランスジューサに関し、より詳細には、集積回路半導体 トランスジューサ及び斯かるトランスジューサラ裏作するための方法に関する。

発明の背景 シリコンミクロ構造体を用いて、圧力等の検出を行うためのトランスジューサを 形成できることが知られている。一般的に。

シリコントランスジューサは１片面にウェル乞形成しているガラス基板乞含んで いる。このガラス基板の表面にはシリコン層の第１面が接着即ち気密的に封止さ れており、これにより内部チャンバ乞形成している。このシリコン層の反対側の 露出した第２面は、このチャンバの上の部分で選択的にエツチングされており、 これにより所定の厚さのダイアフラムを形成している。

圧力ドランスジューサの場合、このダイアフラムは、ダイアフラムに斯かる圧力 差に応答してたわむ。触角トランスジューサの場合、ダイアフラムは、それに適 用される力に応答してたわむ。圧力ドランスジューサあるいは触覚トランスジュ ーサのどちらにおいても、所定のたわみ範囲内のシリコンダイアフラムのたわみ は、ダイアプラムに作用する力の直線関数である。例えば、１００ミクロンの厚 さのダイアフラムは、約０．４５−１．８１ｋｇのカン測定するためには０．５ −２．０ミクロンのたわみ範囲Ｚ有していればよい。

斯かる変換は、ダイアフラムのたわみの関数である回路エレメントの成分値の変 比を測定することによって実行され得る。

例えば、トランスジューサの内部チャンガレ１．ウエルの底の固定板とダイアフ ラムの上の可動板ヲ有するコンデンサノ可変キャップ乞形成し得る。あるいは、 ダイアプラムは、その抵抗値が、そのたわみによるダイアフラムへの応力及び歪 の関数として変ｆヒする圧電抵抗エレメントを含み得る。

複数の斯かるトランスジューサを１列に配列して、ロボットのフィンガのための 検知エレメント乞形成することも望ましい。

斯かる配列の場合、各トランスジューサはアドレス可能であることが望ましい。

各トランスジューサのアトシス能力により。

各トランスジューサによって生成される出力信号は、遠隔プロセッサによる処理 のためのデータバスに多重（ヒすることができる。次にこのプロセッサは、目的 物がフィンガによって把持されていること、同時にフィンガが目的物にかけてい る力及びフィンガ内の目的物の配向暑決定する。

圧電抵抗二Ｖメン）Ｙ用いている従来技術の半導体触角トランスジューサの不利 点及び制限は、ダイアプラムの最大応力及び歪の範囲が、力がダイアフラムに適 用される点の関数であることである。触角半導体トランスジューサの正確度及び 直線性乞最適比するためには、圧電抵抗乞ダイアフラムの最大たわみの範囲内に 置くことが望ましい。斯くして、圧電抵抗の位置に対するダイアフラムに適用さ れる力の力ベクトルの配向は微妙である。ダイアフラム内に発生する最大応力及 び歪は、ウェルの周辺のダイアプラムの締め付はエツジに発生する。しかしなが ら、これらの圧電抵抗は、この締め付はエツジからずれていなければならない。

更に、シリコン層が基板に接着される時にこれらの圧電抵抗がダイアフラムに置 かれるため、これらの圧電抵抗を、締め付はエツジを定めるウェルの周辺に対し て精密に配列することが困難である。

制限の１つ又はそれ以上乞克服することにある。

本発明の主な目的は、圧電抵抗検知エレメントに対する力ベクトルの配向ミスに 影響を受けない半導体トランスジューサ乞提供することにある。

本発明の重要な目的は、ウェルの周辺に対する圧電抵抗検知供することにある。

本発明の別の目的は、ダイアフラム内に集積回路エレクトロニクスを組み込んで いる半導体トランスシューサン提供することにある。

本発明の更に別の目的は、圧電抵抗が配置されている領域内におけるダイアフラ ム内の応力及び歪を集中することにある。

本発明の別の目的は、半導体トランスジューサ乞構成するだめの新規な方法を提 供することにある。

本発明によると、半導体トランスジューサは、基板乞含んでおり、この基板は、 その片面に形成されたウェルと及びこのつ体層を有しており、これによりダイア フラムを形成している。

第１面と実質的に同一平面上にある半導体層の第２面は、そこから突き出ている ペデスタ／”ｋ有している。このベデスタＡ／は。

ウェルの上に配置されている。ペデスタルの側壁は、半導体層の第２面に実質的 に直交している。ダイアフラムのたわみをペデスタルに適用される力の関数とし て検知する１こめの手段が配設されている。

本発明の別の％徴は、ダイアフラムのたわみ乞ウェルの中に限定するための手段 ビ含んでいる。従って、ウェルの底からは。

構造体が延設されており、これによりダイアフラムのウェルへのたわみｔ停止す る。

本発明の別の特徴は、ウェルの周辺の回りに配置された半導体層の第１面におけ るチャンネル乞含んでいる。このチャンネルは、ダイアフラムの締め付はエツジ を定めている。これにより、検知手段をこのチャンネルに対して且つウェルの周 辺にかなり無関係に正確九配置することかできる。更に、ウェルの周辺は、ノツ チを含んでおり、このノツチにわたってダイアフラムが延設されている。検知手 段は、応力及び歪が集中するダイアフラムの延びた部分内に配置される。

本発明の別の観点によると、ダイアフラムは、半導体層乞。

所定の深さに選択的にのこ切ることにより、第２面乞形成することによってミク ロ機械加工される。のこ切られていない半導体層の部分は、ペデスタルになる。

本発明の上記及び他の諸目的、利点及び特徴は、以下の説明及び添付請求の範囲 を、以下の図面と結び付いて且つこれらを参照にして読むと更に明白となろう。

図面の簡単な説明 第１図は１本発明の原理に従って構成された半導体トランスジューサの１実施例 の一部切欠平面図である。

第２図は、第１図の線２−２に浴ってとられた半導体トランスジューサの断面図 である。

第３図は、第１図の線６−６に沿ってとられた半導体トランスジューサの一細部 の断面図である。

第４図は、第１図の線４−４に沿ってとられた半導体トランスジューサの別の細 部の断面図である。

第５図は１本発明の原理に従って構成された半導体トランスジューサの別の実施 例の一部切欠平面図である。

第６図は、第１図又は第５図の半導体トランスジューサ内に集積された集積回路 の略回路図である。及び第７図は、多重【ヒ半導体トランスジューサの例示配列 の略ブロック図である。

好ましい実施例の詳細な説明 第１図乃至第４図について述べると、基板１２．半導体層１４及びペデスタル１ ６を有する半導体トランスジューサ１０が図示されている。

基板１２は、その面２０に形成されたウェル１８を有している。本発明の一実施 例の場合、基板１２は、ガラスであり、ウェル１８は１面２０’に選択的にエツ チングすることにより形成される。ウェル１８は、第１対抗周辺エツジ２２ａ及 び２２ｂ並びに第２対抗周辺エツジ２４ａ及び２４ｂＹ有している。基板１２は １木兄明乞実施する上で、ガラスあるいは任意の誘電材料である必要がない。基 板１２のために半導体あるいは金属材料を提供することは本発明の範囲内に入っ ている。

第２図を見るとよく判るように、半導体層１４は、第１面２６及び第１面２６に 実質的に共面関係にある第２而２８乞有している。第１面２６は、そのエツジ部 分馨ウェル１８の周辺エツジ２２ａ−ｂ及び２４ａ−ｂの近辺の基板１２０面２ ０に接着せしめている。半導体層１４は、ウニ／Ｌ／１８の上を泣むよ５にダイ アフラム３０’に形成している。本発明の１つの実施例の場合、ダイアフラム６ ０は、１００ミクロン台の厚さＩＴしている。

ベデスタ／ｌ／１６は、第２面２８から外方に突出しており、且つ、第２面２８ に実質的に直交している側壁６２乞有している。

ペデスタル１６は、ペデスタル１６に適用される力に応答してダイアフラム５０ ’またわませる。

以下により詳細に述べるように、半導体トランスジューサ１０は更に、ペデスタ ル１６に適用される力に応答してダイアフラム３０のたわみを検出するための手 段６４乞含んでいる。

本発明に係る方法によると、ペデスタル１６及びダイアフラム５０は、半導体層 １４ケミクロ機械加工することにより形成される。シリコンウェファ内の集積回 路チップケ分離するのに用いられる型式のダイヤモンドソーは、半導体層１４を 所定の深さまで選択的に切断し、第２面２８乞形成し且つペデスタル１６乞残丁 。こののこぎり加工によって、実質的に直交な側壁６２が絹密に加工される。本 発明馨災施する上での直交側壁６２０重要性は、検知手段３４の最も効果的な位 置ケ決定する上でのダイアフラム６０における最大応力及び歪の範囲の予測可能 性を斯かる側壁６２が高めることである。

半導体層１４は更に、第１面２６内にチャンネル３６馨含んでいる。チャンネル ６６は、ウェル１８の周辺エツジ２２ａ−ｂ及び２４ａ−ｂの上にわたって配置 されている。チャンネル３６は、ベデスタ／ｌ／１６に適用される力に応答して 最大応力及び歪が発生するダイアフラム６０の締め付はエツジの位置を定める。

るチャンネル６６のエツジは、ダイアフラム６０の締め付はエツジを定めている 。このエツジは、基板１２のエツジ２２ａ−ｂ及び２４ａ−ｂの位置に無関係で ある。チャンネル３６がないと。

ダイアフラム６０の締め付はエツジは、第１面２６が周辺エツジ２２ａ−ｂ及び ２４ａ−ｂに接触する所で存在する。この後者の場合、ペデスタル１６が１周辺 エツジ２２ａ−ｂと２４ａ−ｂの間に正確に中心を置かれない場合、締め付はエ ツジにおけるダイアフラム６０の応力及び歪みを検知する時に不均衡が生じる。

締め付ケエッジ乞チャンネル６６のエツジ３７に固定することにより、半導体層 １４を基板１２においてこれに接着するとより高い許容誤差が可能になる。

基板１２は更に、ウェル１８の底面４０から延設している複数の構造体３８乞含 んでいる。構造体６８は１面２０が選択的にエツチングされてウェル１８？形成 する時に基板１２に形成される。従って、構造体６８は、面２０と立面的に釣り 合った上面４２χ有している。半導体層１４は更に、第１面２６に配置されＴこ 複数の凹所４４を含んでいる。各凹所４４は、１つの構造体６８に関連している 。凹所４４は、第１面２６乞所定の深さまで選択的にエツチングすることにより 形成され得る。凹所４４は、構造体６８の関連の１つの一部分Ｚ受けるように寸 法取りされている。凹所４４の深さは、ウェル１８のダイアフラム３０の最大た わみに弱り合うように選択される。構造体３８及び凹所４４は、ウェル１８への ダイアフラム３０のたわみ乞制限する１こめの手段乞構成している。本発明の一 実施例の場合。

凹所４４は０．５乃至２．０ミクロンの範囲の深さケ有している。

半導体トランスジューサ１０は更に、ダイアフラム６０のたわみを電気信号に変 換するための集積回路手段４６乞検知手段３４の１つの特別な実施例として含ん でいる。集積回路手段４６は、ダイアフラム６０内の第１面２６に形成されてい る。集積回路手段４６は、ダイアプラム３０のたわみン検知するための手段４８ ．及び電気信号乞発生ずるための検知手段４８に応答する手段５０乞含んでいる 。

検知手段４８は１周辺エツジ２２ａ及び２２ｂにそれぞれ対応した拡散圧電抵抗 ５２ａ及び５２ｂ並びに周辺エツジ２４ａ及び２４ｂにそれぞれ対応した拡散圧 電抵抗５４ａ及び５４ｂを含んでいる。圧電抵抗５２ａ及び５２ｂは、ダイアプ ラム６０内の縦応力及び歪を検知するために周辺エツジ２２ａ及び２２ｂのそれ ぞれの１つに平行になるように拡散されている。同様にして、圧電抵抗５４ａ及 び５４ｂは、ダイアフラム６０内の横応力及び歪馨検知するために周辺エツジ２ ４ａ及び２４ｂのそれぞれの１つに直交するように拡散されている。圧電抵抗５ ２ａ−ｂ及び５４ａ−ｂは、周辺エツジ２２ａ−ｂ及び２４ａ−ｂのそれぞれの １つの中間点に実質的に配置されており、更に、ダイアフラム３０の締め付はエ ツジに近似するように配置されており、これによりその中の実質的に最大の応力 及び歪を検知する。

圧電抵抗５２ａ−ｂ及び５４ａ−ｂの配列のこれ以上の説明は、第６図に基づい て以下に行われる説明からより明白となろう。

電気信号発生手段５０は、ペデスタル１６の下の第１面２６に配置されている。

ダイアフラム６０のこの領域は、ペデスタル１６の厚さによる最小たわみの領域 である。斯（して１発生手段５０によって発生され１こ電気信号は、ペデスタル １６の下のダイアフラム６０に発生する斯かる応力及び歪の影響乞殆んど受けず 、従って圧電抵抗５２ａ−ｂ及び５４ａ−ｂによって測定される応力及び歪だけ に正確に反影している。発生手段５０は、第６図に基づいて以下に更に詳細に述 べられる。

第５図について更に説明すると、修正された半導体トランスジューサ１０′が示 されている。最大感度乞得るために、圧電抵抗５２ａ−ｂ及び５４ａ−ｂは、ダ イアク２ムロ０の締め付はエツジに交差するように理想的に配置されている。従 って１周辺エツジ２２ａ−ｂ及び２４ａ−ｂは各々ノツチ５６を含んでいる。チ ャンネル′５６は、ノツチ５６の間隔に実質的に一致するようにエツチングされ ている。ダイアフラム３０は、ノツチ５６内のクエＡ／１８の部分にわたって延 設している延長部分５８乞有している。圧電抵抗５２ａ−ｂ及び５４ａ−ｂは、 延長部分５８の関連の１つの中に配置されている。

ダイアフラム３０の「真の」締め付はエツジは、一般的にチャンネル３６に追従 する。しかしながら、ノツチ５６の領域では、延長部分５８がダイアフラム３０ のメインボ貢耐対して比較的固いため、効果的締め付はエツジは、チャンネル６ ６の径路及び真の締め付はエツジから逸脱する。従って、効果的な締め付はエツ ジは、参照数字６０に線図で示すように、延長部分５８を横切る傾向がある。斯 くして、ノツチ５６及び延長部分５Ｂは、感度を最適１ヒするべくダイアフラム ６０の最大応力及び歪？検知するために効果的締め付はエツジに交差するように 圧電抵抗５２ａ−ｂ及び５４ａ−ｂ乞装置するだめの手段乞提供している。

集積回路手段４６への電気的接続は、相互接続及び接着パッド乞形成するように 選択的にエツチングされた第１面２６の上の蒸着金属層７通して行われる。１つ の斯かる相互接続は、第１図に参照数字６２によって例示的に示されており、１ つの斯かる接着パッドは、参照数字６４に例示的に示されている。基板１２の面 ２０はまた。ウェル１Ｂの周辺の近辺の接着パッドと面２０のエツジ部分におけ る半導体層１４の外部に配置され属層を有している。凹所６６における面２０の 上の例示的な相互接続は、第１図において参照数字６８によって、内部接着バッ ト７０と外部接着パツト７２を相互接続している状態で示されている。

第４図乞見るとよく判るように、半導体層１４が基板１２に接Ｈされていると、 接着パッド６４は、内部接着バンド７０とオーミックコンタクト７行う。相互接 続体６８は、半導体層１４と基板１２との間の接着部を横切っており、これによ り、電気信号１例えば１手段５０によって発生された上記の電気信号及び以下に 述べる別の電気信号を半導体層１４の外部にある点７２に電気的に導通ずるため の手段を与えている。基板１２と半導体層１４との接着部は、気密シールであり 得る。そこを通過する相互接続体、例えば、相互接続体６６でもって斯かる気密 シールを形成するための手段は、本明細書に参照として引用されている共有特許 出願第５７３，５０８号に殆んど述べられている。

しかしながら、気密シールでない基板１２と半導体層１４の接着、即ち、圧縮接 続を提供することか本発明の範囲の中にある。

引用された特許出願に述べられているシールは、基板１２と半導体層１４との接 着を得るための１つの例示的な手段乞述べるために本明細書に含まれている。

ここで第６図について説明すると、集積回路手段４６の１つの実施例が図示され ている集積回路手段４６は、半ブリッジとして直列に接続されている第１圧電抵 抗７４及び第２圧電抵抗７６、及びこの半ブリッジヲ流れる電流を選択的にカッ プリングするための第１トランジスタスイッチ７８乞含んでいる。集積回路手段 ４６は、圧電抵抗７４と圧電抵抗７６とのノード電圧を半導体層１４の第１面２ ６の接着パッド６４０１つにカップリングするための第２トランジスタスイツチ ８０乞更に含んでいる。

トランジスタスイッチ７８乞オンにするために、マルチ−ｊｖクサ制御信号がそ のゲートに適用される。この制御信号は、インバータ８２によって反転され、ト ランジスタスイッチ８０のゲートに適用され、これによりこのトランジスタもオ ンにする。

従って、トランスジューサ１０が、マルチプレクサ制御信号によってアドレスさ れると、圧電抵抗７４と圧電抵抗７６との半ブリッジへのノード電圧が出力にカ ップリングされる。ノード電圧は、ペデスタル１６に適用された力の関数である 。

圧電抵抗７４は、拡散抵抗５２ａ及び５２ｂの直列接続と等価の回路である。同 様にして、圧電抵抗７６は、拡散抵抗５４ａと５４ｂとの直列接続と等価の回路 である。上記に述べたように、拡散抵抗５２ａ及び５２ｂは、締め付はエツジに 縦になっているダイアフラム３０内の応力及び歪を変換する。逆に、拡散抵抗５ ４ａ及び５４ｂは、′締め付はエツジに対して横の応力及び歪を変換する。従っ て、ペデスタル１８に適用される力に応答して、圧電抵抗７４及び７６の抵抗値 の変ｆヒは、互いに反対の極性となる。言い換えれば、圧電抵抗７４の抵抗が増 加すると、圧電抵抗７６の抵抗は減少する。トランジスタスイッチ７８は、第１ ポテンシヤルＶｃｃと第２ポテンシヤルＶｅｅとの間のこの半ブリッジを選択的 にカップリングする。圧電抵抗７４及び圧電抵抗７６は、集積回路手段４６の検 知手段４８ン構成している。トランジスタスイッチ７８．）ランジスタスイッチ ８０及びインバータ８２は、集積回路手段４６の電気信号発生手段５０乞構成し ている。

トランジスタスイッチ７８及びトランジスタ８０は、それぞれ、ｎチャンネルデ バイス及びｐチャンネルデバイスであることが好ましい。しかしながら、これは この通りである必要はない。例えば、トランジスタスイッチ８０は、インバータ ８２の必要性乞消丁ｎチャンネルデバイスであってもよい。本発明の好ましい実 施例の場合、ｐチャンネ／Ｉ／ＭＯ８ＦＥＴトランジスタスイッチ８０が好まし いが、これは、集積回路手段４６を構成する時に、付加的な拡散ステップを必要 としないからである。

圧電抵抗７４及び７６の構成は、ペデスタル１６の頂面に垂直に適用される力の みが変換されるように選択されてきている。

更に、圧電抵抗７４を、拡散抵抗５２ａ及び５２ｂと等価の直列として定め且つ 圧電抵抗７６暑拡散抵抗５４ａ及び５４ｂと等価の直列として定めることにより 、これらの拡散抵抗に対するペデスタル１６の如何なる整合のずれも補償される 。例えば。

整合のずれによる拡散抵抗５２ａの抵抗エラーは、拡散抵抗５２ｂの抵抗エラー と大きさが等しいが、極性は反対になっている。ペデスタル１６の斯かる整合の ずれは、そこに斯かる滑り力又は回転力の影響から生じ得る。

ここで第７図について説明すると、トランスジューサ１０又は１０′に類似の複 数の半導体トランスジューサを組み込んでいる配列１００が図示されている。配 列１００において、任意の列におけるトランスジューサは、制御１．制御２及び 制御６として示されている列制御ラインの所定の１つにマルチプレクサ制御信号 乞適用することにより同時にアドレスされる。アドレスされたトランスジューサ の出力は、出力１．出力２及び出力６として示されている対応の行田カラインに カップリングされる。これらの出力ラインは、データバスにカップリングされ、 これらの出力電圧は、従来の外部処理手段（図示せず）によってデジタル比され 処理される。斯くして、トランスジューサ内に集積回路手段４６乞組み込むこと によって、トランスジューサの配列１００の単純な多重比が触覚検知又は力検知 に対して可能となる。

集積回路トランスジューサによって力を検知するための新規な装置及び技術が開 示されてき１こ。当業者にとっては１本発明の多（の使用及び修正が９本明細書 に開示されγこ発明の概念から逸脱することなく行われ得ることが明白である。

従って１本発明は５以下の請求の範囲によってのみ限定されるものである。

ＦＩＧＵＲＥ６ 国際調査報告

Claims (35)

【特許請求の範囲】
1. １．半導体トランスジユーサにおいて、片面に形成されたウエルを有する基板、 第１及び第２の実質的に共面の面を有する半導体層であつて、上記第１面のエツ ジ部が上記ウエルの周辺に近い部分に接着されており、上記層が、上記クエルの 上を包むようにダイアフラムを形成している半導体層、上記第２面から外方に突 き出ており且つ上記ペデスタルに適用されるカに応答して上記ダイアフラムをた わませるための上記ウエルの上に配置されているペデスタルであつて、上記第２ 面に実質的に直交している１つ又はそれ以上の側壁を有するペデスタル、及び上 記ダイアフラムのたわみを検知するための手段を含むことを特徴とする半導体ト ランスジユーサ。
2. ２．上記半導体層が更に、上記ウエルの周辺の上にまたがつて配置されているチ ヤンネルを上記第１面に含んでいることを特徴とする請求の範囲第１項に記載の トランスジユーサ。
3. ３．上記基板が更に、上記ウエルの底面から延設している且つ上記クエルヘの上 記ダイアフラムのたわみを限定するように寸法取りされている複数の構造体を含 んでいることを特徴とする請求の範囲第１項に記載のトランスジユーサ。
4. ４．上記半導体層が更に、複数の凹所であつて、各々が、上記構造体の１つに対 応しており且つ上記構造体の対応の１つのある部分を受けるように寸法取りされ ている複数の凹所を含むことを特徴とする請求の範囲第３項に記載のトランスジ ユーサ。
5. ５．上記ウエルヘの上記ダイアフラムの最大にわみを限定するための手段を更に 含むことを特徴とする請求の範囲第１項に記載のトランスジユーサ。
6. ６．上記限定手段が、上記ウエルの底面から延設しており且つ上記基板の表面と 立面的に釣り合つている上面を有する複数の構造体、及び上記半導体層の上記第 １面に形成された複数の凹所であつて、各々が、上記構造体の１つに対応してお り且つ上記構造体の一部分を受けるように寸法取りされている複数の凹所であつ て、その深さが、上記ウエルヘの上記ダイアフラムの最大たわみ限度を決定して いる複数の凹所を含むことを特徴とする請求の範囲第５項に記載のトランスジユ ーサ。
7. ７．半導体トランスジユーサを組み立てるための方法において、ウエルを中に形 成するために基板の片面を選択的にエツチングする工程、半導体層の第１面を上 記ウエルの周辺の回りに接着する工程、上記半導体層のエツジ部を所定の深さだ け選択的にのこぎり加工し、これにより、上記半導体層の第２面及び上記半導体 層の上記第２面から外方に突き出ているペデスタルを形成する工程を含み、上記 第２面は、上記第１面に実質的に共面であり、上記ペデスタルは、上記ウエルの 上に配置されていることを特徴とする方法。
8. ８．上記接着工程に先立ち、上記クエルの周辺にわたつて上記半導体層の上記第 １面にチヤンネルを形成する工程を更に含むことを特徴とする請求の範囲第７項 に記載の方法。
9. ９．上記チヤンネル形成工程が、上記第１面を選択的にエツチングすることによ り実行されることを特徴とする請求の範囲第８項に記載の方法。
10. １０．上記選択的エツチング工程により、上記クエルの底面から延設している複 数の構造体が残され、上記構造体は、上記ウエルヘの上記半導体層のにわみを限 定するように寸法取りされていることを特徴とする請求の範囲第７項に記載の方 法。
11. １１．上記半導体層の上記第１面に凹所を選択的にエツチングする工程を更に含 み、上記凹所の各々は、上記構造体の１つに対応しており且つその中の上記構造 体の１部分を受けるように寸法取りされ、上記構造体は、上記基板の表面と立面 的に釣り合つている上面を有していることを特徴とする請求の範囲第１０項に記 載の方法。
12. １２．半導体トランスジユーサにおいて、片面に形成されにウエルを有する基板 、第１及び第２の実質的に共面の面を有する半導体層であつて、上記第１面のエ ツジ部が上記クエルの周辺の回りの上記基板に接着されており、上記層は、上記 ウエルを包むようにダイアフラムを形成している半導体層、上記第２面から外方 に突き出ており且つ上記ペデスタルに適用されるカに応答して上記ダイアフラム をにわませるように上記ウエルの上に配置されているペデスタルであつて、上記 第２面に実質的に直行している１つ又はそれ以上の側壁を有しているペデスタル 、上記ダイアフラムのたわみを電気信号に変換するための集積回路手段であつて 、上記ダイアフラム内の上記第１面に形成されており、上記ダイアフラムのにわ みを検知するにめの手段及び上記検知手段に応答する手段であつて上記電気信号 を上記ダイアフラムのにわみの関数として発生するための手段を有する集積回路 手段、及び上記信号を上記半導体層の外部の上記基板の点に電気的に導通するに めの手段を含むことを特徴とする半導体トランスジユーサ。
13. １３．上記検知手段が、上記ダイアフラムのにわみによつて生じた最大応力及び 歪の領域に選択的に配置されており、上記発生手段が、上記ダイアフラムのたわ みによつて生じた最小応力及び歪の領域に選択的に配置されていることを特徴と する請求の範囲第１２項に記載のトランスジユーサ。
14. １４．上記検知手段が、上記ウエルの周辺の近辺の上記ダイアフラムの中に拡散 された複数の抵抗を含むことを特徴とする請求の範囲第１２項に記載のトランス ジユーサ。
15. １５．上記クエルが、実質的に矩形であり、上記抵抗の各々の１つが、上記ウエ ルの１つの周辺エツジに対応しており且つ上記対応の周辺エツジの中点に実質的 に配置されていることを特徴とする請求の範囲第１４項に記載のトランスジユー サ。
16. １６．上記抵抗が、半ブリツジネツトワークの形に相互接続されており、上記ウ エルの第１対抗周辺エツジに配置された上記抵抗が、上記半ブリツジの第１抵抗 を形成するために直列に接続されており、上記ウエルの第２対抗周辺エツジに配 置された上記抵抗が、上記半ブリツジの第２抵抗を形成するにめに接続されてい ることを特徴とする請求の範囲第１５項に記載の半導体トランスジユーサ。
17. １７．上記第１抵抗が、上記ダイアフラムの縦応力及び歪を検知し且つ上記第２ 抵抗は、上記ダイアフラムの横応力及び歪を検知することを特徴とする請求の範 囲第１６項に記載の半導体トランスジユーサ。
18. １８．上記発生手段が、上記第１抵抗及び上記第２抵抗の直列接続を通る電流を 選択的に発生するにめの手段、及び上記電気信号を上記第１抵抗と上記第２抵抗 の間のノード電圧の関数として発生するための手段を含むことを特徴とする請求 の範囲第１６項に記載の半導体トランスジユーサ。
19. １９．上記電流発生手段が、上記半ブリツジに直列に結合されたトランジスタス イツチであつて、第１ボテンシヤルのソースと第２ポテンシヤルのソースとの上 記半ブリツジを選択的に結合するためのトランジスタスイツチ、及び上記半ブリ ツジを通る電流を結合するにめに上記スイツチを選択的にオンにするための手段 を含むことを特徴とする請求の範囲第１８項に記載の半導体トランスジユーサ。
20. ２０．上記電気信号をノード電圧の関数として発生するにめの上記手段が、上記 ノードに結合されたトランジスタスイツチ、及び上記トランジスタスイツチを選 択的にオンにするための手段を含むことを特徴とする請求の範囲第１８項に記載 の半導体トランスジユーサ。
21. ２１．半導体トランスジユーサにおいて、片面に形成されたウエルを有する基板 、第１及び第２の実質的に共面の面を有する半導体層であつて、上記第１面のエ ツジ部分が、上記ウエルの周辺の回りの上記基板に接着されており、上記層が、 上記クエルを包むようにダイアフラムを形成している半導体層、上記第２面から 外方に突き出ており且つ上記ペデスタルに適用されたカに応答して上記ダイアフ ラムをたわませるように上記ウエルの上に配置されているペデスタル、上記ダイ アフラムのにわみを電気信号に変換するにめの集積回路手段であつて、上記ペデ スタルの実質的に下に上記第１面において配置されている集積回路手段、及び上 記信号、上記半導体層の外部の上記基板の点に電気的に導通するにめの手段を含 むことを特徴とする半導体トランスジユーサ。
22. ２２．上記集積回路手段が、上記ダイアフラムのたわみを検知するにめの手段を 含んでお、上記検知手段が、上記ダイアフラムのたわみによつて生じた最大応力 及び歪の領域に選択的に配置されていることを特徴とする請求の範囲第２１項に 記載のトランスジユーサ。
23. ２３．上記検知手段が、第１抵抗及び第２抵抗であつて、上記第１抵抗及び上記 第２抵抗の各々の抵抗が、上記ダイアフラムのにわみの関数である第１抵抗及び 第２抵抗を含むことを特徴とする請求の範囲第２２項に記載の半導体トランスジ ユーサ。
24. ２４．上記ウエルが、実質的に矩形であり、上記第１抵抗が、上記ウエルの第１ 対抗周辺エツジの近辺に配置された２つの拡散抵抗の直列接続体であり、上記第 ２抵抗が、上記ウエルの第２対抗エツジの近辺に配置された拡散抵抗の直列接続 体であることを特徴とする請求の範囲第２３項に記載の半導体トランスジユーサ 。
25. ２５．上記拡散抵抗が、各周辺エツジの中点に実質的に配置されていることを特 徴とする請求の範囲第２４項に記載の半導体トランスジユーサ。
26. ２６．上記ウエルの上記周辺エツジは、上記周辺エツジの中点に実質的に配置さ れに上記ウエルから外方に延設しているノツチを含んでおり、上記拡散抵抗は、 上記ノツチ内の上記ダイアフラムに配置されていることを特徴とする請求の範囲 第２５項に記載の半導体トランスジユーサ。
27. ２７．上記第１抵抗は、上記ダイアフラムの縦だわみを検知し、上記第２抵抗が 、上記ダイアフラムの横たわみを検知することを特徴とする請求の範囲第２３項 に記載の半導体トランスジユーサ。
28. ２８．上記集積回路手段が更に、上記第１抵抗及び上記第２抵抗の直列接続体を 通る電流を選択的に発生するにめの手段、及び上記電気信号を上記第１抵抗と上 記第２抵抗とのノード電圧の関数として発生するにめの手段を更に含むことを特 徴とする請求の範囲第２７項に記載の半導体トランスジユーサ。
29. ２９．上記電流発生手段が、上記半ブリツジに直列に結合されにトランジスタス イツチであつて、第１ボテンシヤルのソースと第２ボテンシヤルのソースとの上 記半ブリツジを選択的に結合するためのトランジスタスイツチ、及び上記半ブリ ツジを通る電流を結合するために上記スイツチを選択的にオンにするための手段 を含むことを特徴とする請求の範囲第２８項に記載の半導体トランスジユーサ。
30. ３０．上記電気信号をノード電圧の関数として発生するにめの上記手段が、上記 ノードに結合されにトランジスタスイツチ、及び上記トランジスタスイツチを選 択的にオンにするにめの手段を含むことを特徴とする請求の範囲第２９項に記載 の半導体トランスジユーサ。
31. ３１．半導体トランスジユーサにおいて、片面に形成されたウエルを有する基板 、第１及び第２の実質的に共面の面を有する半導体層であつて、上記第１面のエ ツジ部分が、上記ウエルの周辺の近辺に接着されており，上記層が上記ウエルの 上を包むようにダイアフラムを形成しており、上記第１面が、上記ウエルの周辺 の上にわたつて配置されている且つ上記クエルの周辺の形状に実質的に一致する チヤンネルをその中に有している半導体層、上記第２面から外方に突き出ており 且つそれに適用される力に応答して上記ダイアフラムをたわませるように上記ウ エルの上に配置されているペデスタル、及び上記ダイアフラムのたわみを検知す るための手段を含むことを特徴とする半導体トランスジユーサ。
32. ３２．その片面に形成されたウエルを有する基板、第１及び第２の実質的に共面 の面を有する半導体層であつて、上記第１面のエツジ部分が、上記ウエルの周辺 の近辺に接着されており、上記層が上記ウエルの上を包むようにダイアフラムを 形成している半導体層、上記第２面から外方に突き出ており且つそれに適用され る力に応答して上記ダイアフラムをたわませるために上記ウエルの上に配置され ているペデスタル、上記クエルヘの上記ダイアフラムの最大たわみを限定するた めの手段、及び上記ダイアフラムのにわみを検知するための手段を含むことを特 徴とする半導体トランスジユーサ。
33. ３３．上記限定手段が、上記クエルの底面から延設しており且つ上記基板の表面 と立面的に釣り合う上面を有している複数の構造体、上記半導体層の上記第１面 に形成された複数の凹所であつて、各々が、上記構造体の１つに対応しており且 つ上記構造体の一部分を受けるように寸法取りされている複数の凹所であつて、 その深さが、上記ウエルヘの上記ダイアフラムの最大にわみ限度を決定している 複数の凹所を含むことを特徴とする請求の範囲第３２項に記載のトランスジユー サ。
34. ３４．半導体トランスジユーサにおいて、その片面に形成されたウエル及び上記 ウエルの周辺の回りに配置された少なくとも１つのノツチを有する基板、第１及 び第２の実質的に共面の面を有する半導体層であつて、上記第１面のエツジ部分 、締め付けエツジを画成するために上記ウエルの周辺の近辺に接着されており、 上記層が上記ウエルの上をそれぞれ包むようにダイアフラムを形成しており、上 記ダイアフラムは、上記ダイアフラムのにわみによつて生じた応力及び歪が集中 している各上記ノツチにわたる延長部分を有している半導体層、上記第２面から 外方に突き出ており且つそれに適用される力に応答して上記ダイアフラムをたわ ませるために上記ワエルの上に配置されているペデスタル、及び上記ダイアフラ ムのたわみを検知するにめの手段であつて、各上記延長部分に配置された圧電抵 抗検知エレメント及び上記圧電抵抗エレメントの変化に応答して電気信号を発生 するための手段を含む検知手段を含むことを特徴とする半導体トランスジユーサ 。
35. ３５．上記半導体層が更に、上記ウエルの周辺にわたつて配置されたチヤンネル を上記第１面に含み、上記ダイアフラムの効果的な締め付けエツジが各上記延長 部分を横断していることを特徴とする請求の範囲第３４項に記載のトランスジユ ーサ。