JPS6149702B2 - - Google Patents
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- JPS6149702B2 JPS6149702B2 JP54013829A JP1382979A JPS6149702B2 JP S6149702 B2 JPS6149702 B2 JP S6149702B2 JP 54013829 A JP54013829 A JP 54013829A JP 1382979 A JP1382979 A JP 1382979A JP S6149702 B2 JPS6149702 B2 JP S6149702B2
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- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明は同期式デイジタル回路の論理仕様に基
いて実現されたハードウエアを検証するのに使用
されるテストシステムに関する。 一般に、この種、マイクロプロセツサ等を含む
同期式デイジタル回路には、アンドゲート、オア
ゲート、フリツプフロツプ等、論理の単位となる
多数の基本的な論理素子が含まれている。このよ
うなデイジタル回路は通常、複数の電子回路パツ
ケージ（例えば、カード）に分割して実装されて
いる。一方、デイジタル回路を電子回路パツケー
ジに分割した状態で検証することがある。この検
証は予め作成してある正解値を実装されているパ
ツケージから得られた結果と比較することによつ
て行なわれる。 従来、前述した検証に必要な正解値を得る方法
として、基本的な論理素子の接続を示す回路図か
ら、その接続関係をコンピユータで理解できる形
式であらわした論理モデルを作成しておき、この
論理モデルに人手あるいはコンピユータによつて
発生した入力情報を与えて、実装されたパツケー
ジをシミユレーシヨンする方法が採用されてい
る。このように、論理素子のレベルでシミユレー
シヨンする方法では、電子回路パツケージに実装
されている機能の高密度化に対処出来なくなつて
いる。特に、大規模集積回路（LSI）が実装され
ているときには、コンピユータの処理能力（記憶
容量、実行時間、コスト）を越えることが多い。
また、LSI内部の基本的な論理素子の接続関係は
ユーザーには公表されないため、基本的な論理素
子のレベルで接続関係をあらわす論理モデルを作
成することは困難である。 一方、デイジタル回路の分割方法が変わつたと
きには、各電子回路パツケージを構成する基本的
な論理素子の接続関係も変化する。このため、前
述した方法では論理素子のレベルであらわされた
論理モデルを全て作成し直さなければならないと
いう欠点がある。 本発明の目的は同期式デイジタル回路の機能仕
様を実装されている回路の大小に関係なく検証で
きるテストシステムを提供することである。 本発明の他の目的は電子回路パツケージへの機
能分割の変更に柔軟に対処できるテストシステム
を提供することである。 本発明のより他の目的は内部の基本的な論理素
子の接続関係が不明な回路素子が実装されている
ときにも、検証できるテストシステムを提供する
ことである。 本発明の更に他の目的は検証のレベルを自由に
設定することができるテストシステムを提供する
ことである。 本発明に係るテストシステムは同期式デイジタ
ル回路の仕様書に基いた論理モデルを機能レベル
で記述したシミユレーシヨンモデル記述言語及び
それをコンピユータ上で実行可能なシミユレーシ
ヨンモデルに変換するプログラムを格納してい
る。このため、検証のレベルを記述レベルで設定
でき、且つ、シミユレーシヨンの際に必要な記憶
容量及び実行時間を軽減できるという利点があ
る。更に、仕様書そのものを検証することができ
る。尚、機能レベルとはブロツク図で描かれる状
態、即ち、基本的な論理素子が複数個含まれてい
る状態を指す。 更に、本発明では、仕様書に基いた機能を検証
するために、入力情報を入力して得られる論理モ
デルの内部状態を分割された各電子回路パツケー
ジに対応させ、入力、出力、及びクロツク信号の
パターンを編集するプログラムを備えている。し
たがつて、テストするデイジタル回路の部分的な
機能を自由に選択して照合できる。言い換えれ
ば、機能設計、論理設計、実装設計等によつて形
成される設計サイクルのうち、実装設計における
電子回路パツケージへの分割の仕方によつて、何
等の影響をも受けない。 本発明の好ましい実施例は電子回路パツケージ
毎に編集された入力、及びクロツク信号のパター
ンを実装された電子回路パツケージの入力に負荷
し、その出力を正解値と順次比較テストしていく
論理テスタを備えている。 以下、図面を参照して、本発明を説明する。 第１図を参照すると、本発明に係るテストシス
テムの運用手順が示されている。本発明は対象と
なる同期式デイジタル回路を論理の単位となる基
本的な論理素子（即ち、AND、OR、フリツプフ
ロツプ等）を用いてあらわす論理回路図の代り
に、同期式デイジタル回路の仕様書１あるいはこ
の回路を機能的に分割して示す機能図２を使用す
る。本発明では、仕様書１あるいは機能図２を機
能レベルのシミユレーシヨン言語を用いて記述す
る作業３が行なわれる。作業３で記述された結果
はカードにパンチされた形でコンピユータに入力
され、コンピユータではプログラムにしたがつ
て、シミユレーシヨン実行可能な形式のプログラ
ムに翻訳する（ステツプ４）。一方、仕様書１あ
るいは機能図２に基づいて、同期式デイジタル回
路を検証するための入力情報（stimuli）を設定
する作業５が行なわれ、設定された入力信号はカ
ードにパンチされた形でコンピユータに与えられ
る。ステツプ６において、コンピユータはステツ
プ４で作成したシミユレーシヨン実行可能な形式
のプログラムに作業５で得られた入力情報を入力
してシミユレーシヨンを行なう。シミユレーシヨ
ンの結果、タイムシーケンスなデイジタル回路の
内部状態が得られる。また、作業７ではデイジタ
ル回路のシミユレーシヨンモデル中にある信号に
付与された名称と電子回路パツケージの端子とを
対応づける情報を作成し、この対応情報をカード
にパンチした形でコンピユータに入力する。コン
ピユータはステツプ８においてデイジタル回路の
内部状態をその実装状態と対応させ、電子回路パ
ツケージの入力、出力、及びクロツクパターンを
編集する。電子回路パツケージごとに編集された
入力、出力、クロツクのパターンは実現された電
子回路パツケージの反応と論理テスタで比較さ
れ、検証を行なう。 第２図を参照すると、本発明のテストシステム
に使用される情報処理システムが概略的に示され
ている。この情報処理システムは例えば、
NEAC2200モデル500等のコンピユータ２１、及
びコンピユータ２１に情報を入力するための光学
式カード読取装置２２とを備えている。光学式カ
ード読取装置２２は同期式デイジタル回路を機能
レベルのシミユレーシヨン言語で記述した結果を
あらわす記述情報S1、第１図の作業５において設
定される入力情報S2、及びデイジタル回路のシミ
ユレーシヨンモデルにおける信号に付与された名
称と電子回路パツケージの端子とを対応付ける対
応情報S3をコンピユータ２１に供給する。更に、
この情報処理システムには、磁気デイスク記憶装
置２３、第１及び第２の磁気テープ記憶装置２４
及び２５並びに高速製表印字装置２６とが設けら
れている。このうち、磁気デイスク記憶装置２３
には、光学式カード読取装置２２から与えられる
記述情報S1をコンピユータ２１でシミユレーシヨ
ン実行可能な形式に翻訳する翻訳プログラムS4が
格納されており、この翻訳プログラムS4はコンピ
ユータ２１に与えられ、第１図のステツプ４を実
行させる。翻訳プログラムS4によつてシミユレー
シヨン実行可能な形式に翻訳されたシミユレーシ
ヨンモデルをあらわすシミユレーシヨンプログラ
ムS5は磁気デイスク記憶装置２３に順次格納され
る。更に、磁気デイスク記憶装置２３には、第１
図のステツプ８を実行するために、デイジタル回
路の内部状態をその実装状態に対応させて電子回
路パツケージの入力、出力、クロツクのパターン
を編集する編集プログラムS6も格納されている。 読取装置２２からの入力情報S2を入力として、
磁気デイスク記憶装置２３からのシミユレーシヨ
ンプログラムS5を実行することにより得られるデ
イジタル回路モデルの内部状態をあらわす内部状
態情報S7は第１の磁気テープ記憶装置２４にタイ
ムシーケンスに格納される。デイスク記憶装置２
３から編集プログラムS6が与えられ、且つ、読取
装置２２から対応情報S3が入力されると、コンピ
ユータ２１は編集プログラムS6にしたがつて対応
情報S3を処理し、入力、出力、及びクロツクの各
パターンをあらわすパターン情報S8として第２の
磁気テープ記憶装置２５にフアイルする。このパ
ターン情報S8は実装された電子回路パツケージと
の比較検証の際に使用される。また、高速製表印
字装置２６は記述情報S1を入力して、翻訳プログ
ラムS4が実行されたときにおける統計情報S9、第
１の磁気テープ記憶装置２４から取り出された内
部状態情報S10、及び対応情報S3を入力して編集
プログラムS6を実行したときの統計情報S11をそ
れぞれ製表印字する。 第３図を参照すると、本発明に係るテストシス
テムで使用される論理テスタ３０が示されてい
る。この論理テスタ３０は実装された電子回路パ
ツケージ２９の反応を予め作成されている正解値
と比較し、実装パツケージ２９の検証を行なうた
めのものである。この検証の際には、第２図にも
示されている第２の磁気テープ記憶装置２５にフ
アイルされたパターン情報S8が使用される。フア
イルされているパターン情報S8のうち、入力とク
ロツクに関するパターン情報ＳA及びＳBは論理テ
スタ３０の第１のレジスタ３１に与えられ、出力
に関するパターン情報ＳCは２のレジスタ３２に
供給される。第１のレジスタ３１に保持された入
力パターン情報ＳAは電子回路パツケージ２９の
入力信号として送出されると共に、クロツクパタ
ーン情報ＳBはクロツク発生器３３に供給され、
このクロツク発生器３３を駆動する。クロツク発
生器３３からのクロツクパターンＳLは電子回路
パツケージ２９に与えられ、このパツケージ２９
をクロツクパターン情報ＳLにしたがつて動作さ
せる。電子回路パツケージ２９は第１のレジスタ
３１から与えられる入力パターン情報ＳAとクロ
ツク発生器３３からのクロツクパターンＳLとか
ら、各クロツクにおける出力パターン情報ＳOを
生成し、論理テスタ３０内に設けられた比較回路
３４に与える。比較回路３４には第２のレジスタ
３２から出力パターン情報ＳCが供給されている
から、この比較回路３４では両出力パターン情報
ＳOとＳCとを比較し、一致不一致の検出を行な
う。比較回路３４における比較の結果、両パター
ン情報ＳOとＳCとが一致しなかつたときには、不
一致の発生した電子回路パツケージ２９の出力端
子の位置情報ＳP1及びＳP2が論理テスタ３０内に
設けられた表示ランプ３５及び外部に設けられた
タイプライタ３８に送出される。上述した動作に
よつて、電子回路パツケージ２９の検証を行なう
ことができる。尚、論理テスタ３０には、その動
作を制御する制御装置としてミニコンピユータ
（図示せず）が備えられている。 第４図を参照すると、本発明のテストシステム
で検証することができる同期式デイジタル回路
（以下、TESTと呼ぶ）４０が示されている。こ
のTEST４０は８ビツトのアドレスカウンタ
（ADR）４１，２５６ワードの読出専用メモリ
（ROM）４２、及び４ビツトスライスのシーケン
スコントローラ（SEQ）４３とを備えている。
この場合、SEQ４３としては例えば、Advanced
Micro Devices INC.のAm2909を使用している。
図からも明らかな通り、この電子回路パツケージ
は電子回路パツケージを構成する要素を機能レベ
ルで描き、各要素に含まれる論理素子は示されて
いない。本発明ではこのように、各構成要素の論
理素子が示されていなくても、その機能が判明す
れば、電子回路パツケージの検証を行なうことが
できる。この実施例の場合、SEQ４３として使
用されるAm2909の仕様あるいは機能を知る必要
があるが、このAm2909の仕様、機能は市販され
ているマニユアルから容易に知ることができる。 ここで、TEST４０の入力はADR４１のリセ
ツト信号RESETとクロツク信号CLOCKであ
り、出力は４ビツトスライスのSEQ４３からの
アドレス出力信号Ｙと桁上げ信号CN4である。こ
のTEST４０は、リセツト信号RESETによつて
リセツトされた状態からクロツク信号CLOCKに
同期してアドレスをカウントアツプすると共に、
そのアドレスによつて指定されるROM４２の内
容をSEQ４３の入力側に分配してSEQ４３を動
作させ、指定されたアドレスから出力信号Ｙと桁
上げ信号CN4を生成する。説明の都合上、この
TEST４０を機能レベルで記述した記述例は後で
説明する。 第５図を参照すると、第４図のTEST４０で
SEQ４３として使用されるAm2909を機能レベル
で描いた機能図が示されている。Am2909は４ビ
ツトのレジスタ（REG）５１、２ビツトのスタ
ツクポインタ（SP）５２、及び４ビツト４ワー
ドのメモリセル（STK）５３を有している。更
に、４ビツトのマイクロプログラムカウンタ
（MPC）５４、４ビツトのインタクリメンタ
（INR）５５及び4/1セレクタ（SEL4−１）５６
が備えられている。 このAm2909には、外部（第４図のROM４２）
から入力信号として、４ビツトの入力信号Ｒ、４
ビツトの直接入力信号Ｄ、及び４ビツトの論理
OR信号RIが与えられている。これら４ビツト
の入力信号のほか、１ビツトの入力信号が供給さ
れている。これら１ビツトの入力信号としては、
SP５２に与えられるフアイルイネーブル信号FE
及びプツシユポツプ信号PUP、REG５１に加え
られるイネーブル信号RE、SEL４−１に供給さ
れるアドレス源選択信号ＳO，S1、INR５５のキ
ヤリーイン信号CN、出力イネーブル信号Ｅ、
及びゼロクリア信号ZERがある。更に、この
Am2909には、クロツク信号CLOCKが供給され
ている。一方、Am2909からの出力信号としては
４ビツトのアドレス出力信号Ｙ及び１ビツトのキ
ヤリーアウト信号CN4が示されている。次に、
Am2909を構成するモジユール間の信号として、
SP５２から送出される２ビツトの出力信号
SPBUF及びSEL４−１５６から送出される４ビ
ツトの出力信号YBUFが示されている。 ここで、第１表を参照すると、第５図の
Am2909をシミユレーシヨン言語を用いて機能レ
ベルで記述した記述例が示されている。
いて実現されたハードウエアを検証するのに使用
されるテストシステムに関する。 一般に、この種、マイクロプロセツサ等を含む
同期式デイジタル回路には、アンドゲート、オア
ゲート、フリツプフロツプ等、論理の単位となる
多数の基本的な論理素子が含まれている。このよ
うなデイジタル回路は通常、複数の電子回路パツ
ケージ（例えば、カード）に分割して実装されて
いる。一方、デイジタル回路を電子回路パツケー
ジに分割した状態で検証することがある。この検
証は予め作成してある正解値を実装されているパ
ツケージから得られた結果と比較することによつ
て行なわれる。 従来、前述した検証に必要な正解値を得る方法
として、基本的な論理素子の接続を示す回路図か
ら、その接続関係をコンピユータで理解できる形
式であらわした論理モデルを作成しておき、この
論理モデルに人手あるいはコンピユータによつて
発生した入力情報を与えて、実装されたパツケー
ジをシミユレーシヨンする方法が採用されてい
る。このように、論理素子のレベルでシミユレー
シヨンする方法では、電子回路パツケージに実装
されている機能の高密度化に対処出来なくなつて
いる。特に、大規模集積回路（LSI）が実装され
ているときには、コンピユータの処理能力（記憶
容量、実行時間、コスト）を越えることが多い。
また、LSI内部の基本的な論理素子の接続関係は
ユーザーには公表されないため、基本的な論理素
子のレベルで接続関係をあらわす論理モデルを作
成することは困難である。 一方、デイジタル回路の分割方法が変わつたと
きには、各電子回路パツケージを構成する基本的
な論理素子の接続関係も変化する。このため、前
述した方法では論理素子のレベルであらわされた
論理モデルを全て作成し直さなければならないと
いう欠点がある。 本発明の目的は同期式デイジタル回路の機能仕
様を実装されている回路の大小に関係なく検証で
きるテストシステムを提供することである。 本発明の他の目的は電子回路パツケージへの機
能分割の変更に柔軟に対処できるテストシステム
を提供することである。 本発明のより他の目的は内部の基本的な論理素
子の接続関係が不明な回路素子が実装されている
ときにも、検証できるテストシステムを提供する
ことである。 本発明の更に他の目的は検証のレベルを自由に
設定することができるテストシステムを提供する
ことである。 本発明に係るテストシステムは同期式デイジタ
ル回路の仕様書に基いた論理モデルを機能レベル
で記述したシミユレーシヨンモデル記述言語及び
それをコンピユータ上で実行可能なシミユレーシ
ヨンモデルに変換するプログラムを格納してい
る。このため、検証のレベルを記述レベルで設定
でき、且つ、シミユレーシヨンの際に必要な記憶
容量及び実行時間を軽減できるという利点があ
る。更に、仕様書そのものを検証することができ
る。尚、機能レベルとはブロツク図で描かれる状
態、即ち、基本的な論理素子が複数個含まれてい
る状態を指す。 更に、本発明では、仕様書に基いた機能を検証
するために、入力情報を入力して得られる論理モ
デルの内部状態を分割された各電子回路パツケー
ジに対応させ、入力、出力、及びクロツク信号の
パターンを編集するプログラムを備えている。し
たがつて、テストするデイジタル回路の部分的な
機能を自由に選択して照合できる。言い換えれ
ば、機能設計、論理設計、実装設計等によつて形
成される設計サイクルのうち、実装設計における
電子回路パツケージへの分割の仕方によつて、何
等の影響をも受けない。 本発明の好ましい実施例は電子回路パツケージ
毎に編集された入力、及びクロツク信号のパター
ンを実装された電子回路パツケージの入力に負荷
し、その出力を正解値と順次比較テストしていく
論理テスタを備えている。 以下、図面を参照して、本発明を説明する。 第１図を参照すると、本発明に係るテストシス
テムの運用手順が示されている。本発明は対象と
なる同期式デイジタル回路を論理の単位となる基
本的な論理素子（即ち、AND、OR、フリツプフ
ロツプ等）を用いてあらわす論理回路図の代り
に、同期式デイジタル回路の仕様書１あるいはこ
の回路を機能的に分割して示す機能図２を使用す
る。本発明では、仕様書１あるいは機能図２を機
能レベルのシミユレーシヨン言語を用いて記述す
る作業３が行なわれる。作業３で記述された結果
はカードにパンチされた形でコンピユータに入力
され、コンピユータではプログラムにしたがつ
て、シミユレーシヨン実行可能な形式のプログラ
ムに翻訳する（ステツプ４）。一方、仕様書１あ
るいは機能図２に基づいて、同期式デイジタル回
路を検証するための入力情報（stimuli）を設定
する作業５が行なわれ、設定された入力信号はカ
ードにパンチされた形でコンピユータに与えられ
る。ステツプ６において、コンピユータはステツ
プ４で作成したシミユレーシヨン実行可能な形式
のプログラムに作業５で得られた入力情報を入力
してシミユレーシヨンを行なう。シミユレーシヨ
ンの結果、タイムシーケンスなデイジタル回路の
内部状態が得られる。また、作業７ではデイジタ
ル回路のシミユレーシヨンモデル中にある信号に
付与された名称と電子回路パツケージの端子とを
対応づける情報を作成し、この対応情報をカード
にパンチした形でコンピユータに入力する。コン
ピユータはステツプ８においてデイジタル回路の
内部状態をその実装状態と対応させ、電子回路パ
ツケージの入力、出力、及びクロツクパターンを
編集する。電子回路パツケージごとに編集された
入力、出力、クロツクのパターンは実現された電
子回路パツケージの反応と論理テスタで比較さ
れ、検証を行なう。 第２図を参照すると、本発明のテストシステム
に使用される情報処理システムが概略的に示され
ている。この情報処理システムは例えば、
NEAC2200モデル500等のコンピユータ２１、及
びコンピユータ２１に情報を入力するための光学
式カード読取装置２２とを備えている。光学式カ
ード読取装置２２は同期式デイジタル回路を機能
レベルのシミユレーシヨン言語で記述した結果を
あらわす記述情報S1、第１図の作業５において設
定される入力情報S2、及びデイジタル回路のシミ
ユレーシヨンモデルにおける信号に付与された名
称と電子回路パツケージの端子とを対応付ける対
応情報S3をコンピユータ２１に供給する。更に、
この情報処理システムには、磁気デイスク記憶装
置２３、第１及び第２の磁気テープ記憶装置２４
及び２５並びに高速製表印字装置２６とが設けら
れている。このうち、磁気デイスク記憶装置２３
には、光学式カード読取装置２２から与えられる
記述情報S1をコンピユータ２１でシミユレーシヨ
ン実行可能な形式に翻訳する翻訳プログラムS4が
格納されており、この翻訳プログラムS4はコンピ
ユータ２１に与えられ、第１図のステツプ４を実
行させる。翻訳プログラムS4によつてシミユレー
シヨン実行可能な形式に翻訳されたシミユレーシ
ヨンモデルをあらわすシミユレーシヨンプログラ
ムS5は磁気デイスク記憶装置２３に順次格納され
る。更に、磁気デイスク記憶装置２３には、第１
図のステツプ８を実行するために、デイジタル回
路の内部状態をその実装状態に対応させて電子回
路パツケージの入力、出力、クロツクのパターン
を編集する編集プログラムS6も格納されている。 読取装置２２からの入力情報S2を入力として、
磁気デイスク記憶装置２３からのシミユレーシヨ
ンプログラムS5を実行することにより得られるデ
イジタル回路モデルの内部状態をあらわす内部状
態情報S7は第１の磁気テープ記憶装置２４にタイ
ムシーケンスに格納される。デイスク記憶装置２
３から編集プログラムS6が与えられ、且つ、読取
装置２２から対応情報S3が入力されると、コンピ
ユータ２１は編集プログラムS6にしたがつて対応
情報S3を処理し、入力、出力、及びクロツクの各
パターンをあらわすパターン情報S8として第２の
磁気テープ記憶装置２５にフアイルする。このパ
ターン情報S8は実装された電子回路パツケージと
の比較検証の際に使用される。また、高速製表印
字装置２６は記述情報S1を入力して、翻訳プログ
ラムS4が実行されたときにおける統計情報S9、第
１の磁気テープ記憶装置２４から取り出された内
部状態情報S10、及び対応情報S3を入力して編集
プログラムS6を実行したときの統計情報S11をそ
れぞれ製表印字する。 第３図を参照すると、本発明に係るテストシス
テムで使用される論理テスタ３０が示されてい
る。この論理テスタ３０は実装された電子回路パ
ツケージ２９の反応を予め作成されている正解値
と比較し、実装パツケージ２９の検証を行なうた
めのものである。この検証の際には、第２図にも
示されている第２の磁気テープ記憶装置２５にフ
アイルされたパターン情報S8が使用される。フア
イルされているパターン情報S8のうち、入力とク
ロツクに関するパターン情報ＳA及びＳBは論理テ
スタ３０の第１のレジスタ３１に与えられ、出力
に関するパターン情報ＳCは２のレジスタ３２に
供給される。第１のレジスタ３１に保持された入
力パターン情報ＳAは電子回路パツケージ２９の
入力信号として送出されると共に、クロツクパタ
ーン情報ＳBはクロツク発生器３３に供給され、
このクロツク発生器３３を駆動する。クロツク発
生器３３からのクロツクパターンＳLは電子回路
パツケージ２９に与えられ、このパツケージ２９
をクロツクパターン情報ＳLにしたがつて動作さ
せる。電子回路パツケージ２９は第１のレジスタ
３１から与えられる入力パターン情報ＳAとクロ
ツク発生器３３からのクロツクパターンＳLとか
ら、各クロツクにおける出力パターン情報ＳOを
生成し、論理テスタ３０内に設けられた比較回路
３４に与える。比較回路３４には第２のレジスタ
３２から出力パターン情報ＳCが供給されている
から、この比較回路３４では両出力パターン情報
ＳOとＳCとを比較し、一致不一致の検出を行な
う。比較回路３４における比較の結果、両パター
ン情報ＳOとＳCとが一致しなかつたときには、不
一致の発生した電子回路パツケージ２９の出力端
子の位置情報ＳP1及びＳP2が論理テスタ３０内に
設けられた表示ランプ３５及び外部に設けられた
タイプライタ３８に送出される。上述した動作に
よつて、電子回路パツケージ２９の検証を行なう
ことができる。尚、論理テスタ３０には、その動
作を制御する制御装置としてミニコンピユータ
（図示せず）が備えられている。 第４図を参照すると、本発明のテストシステム
で検証することができる同期式デイジタル回路
（以下、TESTと呼ぶ）４０が示されている。こ
のTEST４０は８ビツトのアドレスカウンタ
（ADR）４１，２５６ワードの読出専用メモリ
（ROM）４２、及び４ビツトスライスのシーケン
スコントローラ（SEQ）４３とを備えている。
この場合、SEQ４３としては例えば、Advanced
Micro Devices INC.のAm2909を使用している。
図からも明らかな通り、この電子回路パツケージ
は電子回路パツケージを構成する要素を機能レベ
ルで描き、各要素に含まれる論理素子は示されて
いない。本発明ではこのように、各構成要素の論
理素子が示されていなくても、その機能が判明す
れば、電子回路パツケージの検証を行なうことが
できる。この実施例の場合、SEQ４３として使
用されるAm2909の仕様あるいは機能を知る必要
があるが、このAm2909の仕様、機能は市販され
ているマニユアルから容易に知ることができる。 ここで、TEST４０の入力はADR４１のリセ
ツト信号RESETとクロツク信号CLOCKであ
り、出力は４ビツトスライスのSEQ４３からの
アドレス出力信号Ｙと桁上げ信号CN4である。こ
のTEST４０は、リセツト信号RESETによつて
リセツトされた状態からクロツク信号CLOCKに
同期してアドレスをカウントアツプすると共に、
そのアドレスによつて指定されるROM４２の内
容をSEQ４３の入力側に分配してSEQ４３を動
作させ、指定されたアドレスから出力信号Ｙと桁
上げ信号CN4を生成する。説明の都合上、この
TEST４０を機能レベルで記述した記述例は後で
説明する。 第５図を参照すると、第４図のTEST４０で
SEQ４３として使用されるAm2909を機能レベル
で描いた機能図が示されている。Am2909は４ビ
ツトのレジスタ（REG）５１、２ビツトのスタ
ツクポインタ（SP）５２、及び４ビツト４ワー
ドのメモリセル（STK）５３を有している。更
に、４ビツトのマイクロプログラムカウンタ
（MPC）５４、４ビツトのインタクリメンタ
（INR）５５及び4/1セレクタ（SEL4−１）５６
が備えられている。 このAm2909には、外部（第４図のROM４２）
から入力信号として、４ビツトの入力信号Ｒ、４
ビツトの直接入力信号Ｄ、及び４ビツトの論理
OR信号RIが与えられている。これら４ビツト
の入力信号のほか、１ビツトの入力信号が供給さ
れている。これら１ビツトの入力信号としては、
SP５２に与えられるフアイルイネーブル信号FE
及びプツシユポツプ信号PUP、REG５１に加え
られるイネーブル信号RE、SEL４−１に供給さ
れるアドレス源選択信号ＳO，S1、INR５５のキ
ヤリーイン信号CN、出力イネーブル信号Ｅ、
及びゼロクリア信号ZERがある。更に、この
Am2909には、クロツク信号CLOCKが供給され
ている。一方、Am2909からの出力信号としては
４ビツトのアドレス出力信号Ｙ及び１ビツトのキ
ヤリーアウト信号CN4が示されている。次に、
Am2909を構成するモジユール間の信号として、
SP５２から送出される２ビツトの出力信号
SPBUF及びSEL４−１５６から送出される４ビ
ツトの出力信号YBUFが示されている。 ここで、第１表を参照すると、第５図の
Am2909をシミユレーシヨン言語を用いて機能レ
ベルで記述した記述例が示されている。
【表】
【表】
【表】
以下、第１表と第５図との間の対応関係につい
て説明する。尚、第１表の第19行目までの記載か
ら明らかな通り、第１表中にあらわれる信号名
（Ｒ、Ｄ、ORI、Ｙ、FE、SPBUF等）及び機器
名は第５図の信号名及び機器名と一致させてあ
る。第21行目の￥IF CLOCK＝Ｔ；から第36行
目の￥END；までの記述は第５図のREG５１、
SP５２、及びSTK５３の機能をあらわしてい
る。このことから、第１表ではモジユール構成が
とられていることがわかる。前述した第21行目か
ら第36行目までの記述はクロツク信号CLOCKが
正のときのみ実行される機能であることを意味し
ている。尚、第５図のSTK５３にはクロツク信
号CLOCKが入力されていないが、STK５３の状
態に遷移をもたらす入力（SPBUF及びMPC５
４）はクロツク信号CLOCKに同期しているの
で、等価である。より詳細に説明すると、第22行
目〜第24行目の記述はRE信号が負の時に４ビツ
トのＲ信号がREG５１にラツチされる機能をあ
らわし、第25行目〜第35行目の記述はSP５２及
びSTK５３の機能を表現している。このうち、
第26行目〜第30行目では、FE信号が負で且つ
PUP信号が正の時、SP５２がカウントアツプさ
れ、そのカウントアツプした内容を自身で保持す
ると共に、STK５３の入力となるアドレス
（SPBUF）に同じ内容を移送することを示してい
る。更に、STK５３はMPC５４の内容をSPBUF
で指定されるアドレスに保持することがわかる。
また、第31行目〜第34行目では、FE信号が負で
PUP信号が負のときに、SP５２をカウントダウ
ンして、そのカウントダウンした内容を自身で保
持すると共に、STK５３の入力アドレス
（SPBUF）へ同じ内容を移送することを表現して
いる。尚、第28行目と第33行目はSPBUFが２ビ
ツト信号であるため、下２ビツトだけを有効な値
にするための論理積演算を行なつている。 次に、第４図で例示されたデイジタル回路
（TEST）の記述例を示す。
て説明する。尚、第１表の第19行目までの記載か
ら明らかな通り、第１表中にあらわれる信号名
（Ｒ、Ｄ、ORI、Ｙ、FE、SPBUF等）及び機器
名は第５図の信号名及び機器名と一致させてあ
る。第21行目の￥IF CLOCK＝Ｔ；から第36行
目の￥END；までの記述は第５図のREG５１、
SP５２、及びSTK５３の機能をあらわしてい
る。このことから、第１表ではモジユール構成が
とられていることがわかる。前述した第21行目か
ら第36行目までの記述はクロツク信号CLOCKが
正のときのみ実行される機能であることを意味し
ている。尚、第５図のSTK５３にはクロツク信
号CLOCKが入力されていないが、STK５３の状
態に遷移をもたらす入力（SPBUF及びMPC５
４）はクロツク信号CLOCKに同期しているの
で、等価である。より詳細に説明すると、第22行
目〜第24行目の記述はRE信号が負の時に４ビツ
トのＲ信号がREG５１にラツチされる機能をあ
らわし、第25行目〜第35行目の記述はSP５２及
びSTK５３の機能を表現している。このうち、
第26行目〜第30行目では、FE信号が負で且つ
PUP信号が正の時、SP５２がカウントアツプさ
れ、そのカウントアツプした内容を自身で保持す
ると共に、STK５３の入力となるアドレス
（SPBUF）に同じ内容を移送することを示してい
る。更に、STK５３はMPC５４の内容をSPBUF
で指定されるアドレスに保持することがわかる。
また、第31行目〜第34行目では、FE信号が負で
PUP信号が負のときに、SP５２をカウントダウ
ンして、そのカウントダウンした内容を自身で保
持すると共に、STK５３の入力アドレス
（SPBUF）へ同じ内容を移送することを表現して
いる。尚、第28行目と第33行目はSPBUFが２ビ
ツト信号であるため、下２ビツトだけを有効な値
にするための論理積演算を行なつている。 次に、第４図で例示されたデイジタル回路
（TEST）の記述例を示す。
【表】
第２表では第１表の記述を参照する構成になつ
ており、信号名等は第１表と同一である。この記
述からも明らかな通り、リセツト信号RESETに
よつてリセツトされた状態で、ADR４１はクロ
ツク信号CLOCKに同期してカウントアツプされ
る。カウントアツプされたアドレスで指示される
１ワード20ビツトのROM４２の内容のうち、第
20番目１９から数えた４ビツトはＲ信号、第16番
目１５から数えた４ビツトはＤ信号、第12番目１
１からの４ビツトはORI信号としてそれぞれ分配
される。更に、残りのビツトは第５図に示された
１ビツト信号として分配されている。 前述した記述方法では、内部の基本的な論理素
子の接続関係を考慮することなく、各部の機能を
簡潔に表現できる。また、この方法はより大規模
な同期式デイジタル回路についても同様に適用で
きる。以上述べた手順は第１図の作業３によつて
第２図の記述情報S1を得ることに相当する。 次に、入力情報の例を第３表に示す。
ており、信号名等は第１表と同一である。この記
述からも明らかな通り、リセツト信号RESETに
よつてリセツトされた状態で、ADR４１はクロ
ツク信号CLOCKに同期してカウントアツプされ
る。カウントアツプされたアドレスで指示される
１ワード20ビツトのROM４２の内容のうち、第
20番目１９から数えた４ビツトはＲ信号、第16番
目１５から数えた４ビツトはＤ信号、第12番目１
１からの４ビツトはORI信号としてそれぞれ分配
される。更に、残りのビツトは第５図に示された
１ビツト信号として分配されている。 前述した記述方法では、内部の基本的な論理素
子の接続関係を考慮することなく、各部の機能を
簡潔に表現できる。また、この方法はより大規模
な同期式デイジタル回路についても同様に適用で
きる。以上述べた手順は第１図の作業３によつて
第２図の記述情報S1を得ることに相当する。 次に、入力情報の例を第３表に示す。
【表】
【表】
第３表を参照すると、第２図の入力情報S2の一
例が示されている。ここでは、第４図において、
ROM４２にロードする内容とリセツト信号
（RESET）のタイミングを指定すると共に、論
理モデルの内部状態をあらわす信号名をも指定し
ている。ここで、ROM４２の内容は16進数で表
示され、その内容は最上位桁から順にＲ信号、Ｄ
信号、ORI信号に割り当てられ、残りの２桁を１
ビツトの信号に割り当てられている。 デイジタル回路の内部状態を第４表に示す。こ
こでは、第３表の入力情報によつて得られた内部
状態の遷移が入力情報の内容と共に製表印字され
ている。
例が示されている。ここでは、第４図において、
ROM４２にロードする内容とリセツト信号
（RESET）のタイミングを指定すると共に、論
理モデルの内部状態をあらわす信号名をも指定し
ている。ここで、ROM４２の内容は16進数で表
示され、その内容は最上位桁から順にＲ信号、Ｄ
信号、ORI信号に割り当てられ、残りの２桁を１
ビツトの信号に割り当てられている。 デイジタル回路の内部状態を第４表に示す。こ
こでは、第３表の入力情報によつて得られた内部
状態の遷移が入力情報の内容と共に製表印字され
ている。
【表】
【表】
【表】
第４表からも明らかな通り、クロツク信号
CLOCKを時間単位とし、各時間における各信号
の名称及び内容が表示されている。これを目視す
ることによつて同期式デイジタル回路の仕様及び
機能図を検証することができる。この手順は第１
図のステツプ６及び内部状態情報S10を印字する
プロセスに相当する。 次に、内部状態を電子回路パツケージの端子へ
の対応付ける対応情報の例を第５表に示す。尚、
この対応情報は第２図のS3に相当し、その作業は
第１図の作業７に対応している。
CLOCKを時間単位とし、各時間における各信号
の名称及び内容が表示されている。これを目視す
ることによつて同期式デイジタル回路の仕様及び
機能図を検証することができる。この手順は第１
図のステツプ６及び内部状態情報S10を印字する
プロセスに相当する。 次に、内部状態を電子回路パツケージの端子へ
の対応付ける対応情報の例を第５表に示す。尚、
この対応情報は第２図のS3に相当し、その作業は
第１図の作業７に対応している。
【表】
第５表に示すように、Ｙ信号は最上位ビツトか
ら順次電子回路パツケージの端子の番号011、
012、013、及び014にそれぞれ対応付けられてい
る。また、RESET信号及びCN4信号はそれぞれ
端子の番号B10及びA10に対応付けられ、且つ、１
相のクロツク信号CLOCKは端子の番号226に対
応付けられている。このように、信号の名称と実
現された電子回路パツケージの端子の番号を指定
するだけで、同期式デイジタル回路の内部状態か
ら、その電子回路パツケージに機能分割されてい
る部分における機能を自由に引き出せる。したが
つて、同期式デイジタル回路の実装の仕方即ち電
子回路パツケージへの分割の仕方に変更があつて
も、シミユレーシヨンモデルを作り変える必要が
なくなる。
ら順次電子回路パツケージの端子の番号011、
012、013、及び014にそれぞれ対応付けられてい
る。また、RESET信号及びCN4信号はそれぞれ
端子の番号B10及びA10に対応付けられ、且つ、１
相のクロツク信号CLOCKは端子の番号226に対
応付けられている。このように、信号の名称と実
現された電子回路パツケージの端子の番号を指定
するだけで、同期式デイジタル回路の内部状態か
ら、その電子回路パツケージに機能分割されてい
る部分における機能を自由に引き出せる。したが
つて、同期式デイジタル回路の実装の仕方即ち電
子回路パツケージへの分割の仕方に変更があつて
も、シミユレーシヨンモデルを作り変える必要が
なくなる。
【表】
第６表を参照すると、内部状態を電子回路パツ
ケージの端子に対応付けたときの統計情報（第２
図のS11に相当）を製表印字した例が示されてい
る。この表は第５表で作成された入力情報及びど
の信号がどの端子の番号に対応付けられたかを、
確認のために表示している。このプロセスは第１
図のステツプ８に相当している。 次に、前述したプロセスによつて得られた電子
回路パツケージの入力、出力、クロツクのパター
ンを第３図に示した論理テスタで順次読み込みな
がら、検証しようとする電子回路パツケージを入
力及びクロツクのパターンで駆動し、その出力パ
ターンが期待している出力パターンと一致するか
否かを比較検証する。 以上述べたように、本発明によれば、基本的な
論理素子の接続関係であらわされる論理モデルを
作成することが困難なデイジタル回路あるいは分
割された電子回路パツケージをコンピユータ上で
シミユレーシヨンして、その仕様を検証すること
ができる。また、同時に、実装設計時の電子回路
パツケージへの分割に自由に対処でき、且つ、実
現された電子回路パツケージを検証するためのテ
ストパターンを供給し、これを検証することも可
能である。
ケージの端子に対応付けたときの統計情報（第２
図のS11に相当）を製表印字した例が示されてい
る。この表は第５表で作成された入力情報及びど
の信号がどの端子の番号に対応付けられたかを、
確認のために表示している。このプロセスは第１
図のステツプ８に相当している。 次に、前述したプロセスによつて得られた電子
回路パツケージの入力、出力、クロツクのパター
ンを第３図に示した論理テスタで順次読み込みな
がら、検証しようとする電子回路パツケージを入
力及びクロツクのパターンで駆動し、その出力パ
ターンが期待している出力パターンと一致するか
否かを比較検証する。 以上述べたように、本発明によれば、基本的な
論理素子の接続関係であらわされる論理モデルを
作成することが困難なデイジタル回路あるいは分
割された電子回路パツケージをコンピユータ上で
シミユレーシヨンして、その仕様を検証すること
ができる。また、同時に、実装設計時の電子回路
パツケージへの分割に自由に対処でき、且つ、実
現された電子回路パツケージを検証するためのテ
ストパターンを供給し、これを検証することも可
能である。
第１図は本発明の運用過程を示す流れ図、第２
図は本発明に使用される情報処理システムの一例
を示すブロツク図、第３図は本発明において使用
される論理テスタのブロツク図、第４図は本発明
を具体的に説明するために例示された電子回路パ
ツケージの機能図、及び第５図は第４図のシーケ
ンスコントローラを示す機能図である。 （第２図）、２１：コンピユータ、２２：光学
式カード読取装置、２３：磁気デイスク記憶装
置、２４，２５：磁気テープ記憶装置、２６：高
速製表印字装置、S1：機能レベルでデイジタル回
路を記述した記述情報、S2：入力情報、S3：対応
情報、S4：翻訳プログラム、S5：シミユレーシヨ
ンモデルをあらわすプログラム、S6：編集プログ
ラム、S7，S10：内部状態情報、S8：入力、出
力、クロツクのパターンをあらわす情報、S9，
S11：統計情報。
図は本発明に使用される情報処理システムの一例
を示すブロツク図、第３図は本発明において使用
される論理テスタのブロツク図、第４図は本発明
を具体的に説明するために例示された電子回路パ
ツケージの機能図、及び第５図は第４図のシーケ
ンスコントローラを示す機能図である。 （第２図）、２１：コンピユータ、２２：光学
式カード読取装置、２３：磁気デイスク記憶装
置、２４，２５：磁気テープ記憶装置、２６：高
速製表印字装置、S1：機能レベルでデイジタル回
路を記述した記述情報、S2：入力情報、S3：対応
情報、S4：翻訳プログラム、S5：シミユレーシヨ
ンモデルをあらわすプログラム、S6：編集プログ
ラム、S7，S10：内部状態情報、S8：入力、出
力、クロツクのパターンをあらわす情報、S9，
S11：統計情報。
Claims (1)
- １ 論理の単位となる複数の基本的な論理素子が
配列されていると共に、前記論理素子は機能にお
いて分けることができる同期式デイジタル回路を
コンピユータを用いてテストするテストシステム
において、前記コンピユータで理解できる形式の
論理モデルを前記同期式デイジタル回路の入出力
関係及び接続関係を前記機能のレベルであらわし
た機能図からシミユレーシヨン言語を用いて作成
し、該作成された論理モデルを保持する手段と、
前記論理モデルを前記コンピユータ上で実行可能
なシミユレーシヨンモデルに変換するプログラム
を格納する手段と、前記機能図に基いて作成され
た入力情報を与えて、前記コンピユータ上でシミ
ユレーシヨンすることによつて得られる前記同期
式デイジタル回路の入力及び出力を含む内部状態
を実際の実装状態に対応させ、前記入力、出力、
及びクロツクのパターンを編集する前記コンピユ
ータ上で処理されるべきプログラムを格納する手
段とを有する同期式デイジタル回路のテストシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382979A JPS55108054A (en) | 1979-02-10 | 1979-02-10 | Test system for synchronizing type digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382979A JPS55108054A (en) | 1979-02-10 | 1979-02-10 | Test system for synchronizing type digital circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108054A JPS55108054A (en) | 1980-08-19 |
| JPS6149702B2 true JPS6149702B2 (ja) | 1986-10-30 |
Family
ID=11844154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1382979A Granted JPS55108054A (en) | 1979-02-10 | 1979-02-10 | Test system for synchronizing type digital circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108054A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199801U (ja) * | 1987-12-21 | 1989-07-04 | ||
| JPH04125207U (ja) * | 1991-05-01 | 1992-11-16 | 義則 伊藤 | ちり容器 |
| JPH0731610U (ja) * | 1993-11-22 | 1995-06-13 | 象印マホービン株式会社 | 包装用箱 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125455A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | テストデ−タの作成方法 |
| JP2507294B2 (ja) * | 1984-12-11 | 1996-06-12 | 株式会社日立製作所 | 制御盤の検査方法 |
| US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
-
1979
- 1979-02-10 JP JP1382979A patent/JPS55108054A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| FUJITSU SCIENTTFIC & TECHNICAL JOURNAL VOLUME14 NUMBER2=S53 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199801U (ja) * | 1987-12-21 | 1989-07-04 | ||
| JPH04125207U (ja) * | 1991-05-01 | 1992-11-16 | 義則 伊藤 | ちり容器 |
| JPH0731610U (ja) * | 1993-11-22 | 1995-06-13 | 象印マホービン株式会社 | 包装用箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108054A (en) | 1980-08-19 |
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