JPS6148788B2 - - Google Patents
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- JPS6148788B2 JPS6148788B2 JP12767279A JP12767279A JPS6148788B2 JP S6148788 B2 JPS6148788 B2 JP S6148788B2 JP 12767279 A JP12767279 A JP 12767279A JP 12767279 A JP12767279 A JP 12767279A JP S6148788 B2 JPS6148788 B2 JP S6148788B2
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- regions
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明はシリコン制御整流素子（以下SCRと
呼ぶ）からなる半導体スイツチング素子の改良に
関するものである。
呼ぶ）からなる半導体スイツチング素子の改良に
関するものである。
SCRの外乱に対する一つの動作特性を表わす
量に臨界オフ電圧上昇率（dv／dt）が適用され
ている。即ちSCRは急峻な立上り（dv／dt）を
もつオフ電圧が印加されると、たとえ印加電圧の
波高値がブレークオーバ電圧以下の値であつても
素子はオン状態に遷移する性質を有する。このよ
うに正常な印加入力でないパルス電圧が素子のア
ノード・カソード間に印加された場合にも簡単に
オン状態になることは誤動作の限因となり、極め
て不都合な事態を招く惧れがあつた。従つてたと
えdv／dtが大きいパルス電圧が印加されてもオ
ン状態に遷移しない素子が要求されている。その
ためにはSCRのゲート容量を小さくするか、素
子の増幅率を小さくする。或いはゲート・カソー
ド間に抵抗を付加することによつてdv／dtに対
する特性改善が考えられる。しかし前二者のゲー
ト容量及び増幅率の点については、素子の特性か
ら制限を受け、実用化には不適当である。従つて
一般には第１図に示す如く抵抗Ｒをゲート・カソ
ード間に接続する改善方法が採られている。しか
し従来の素子は、シリコン半導体基板に第２図ａ
及びｂに示す如くP1（アノード用Ｐ型拡散層）、
N1（ゲート用Ｎ型基板）、P2（ゲート用Ｐ型拡散
層）及びN2（カソードＮ型拡散層）が夫々不純
物拡散等によつて形成され、アノード電極Ｐ1aカ
ソード電極Ｎ2a及びゲート電極Ｐ2a等が設けられ
てSCRが形成されるのみで、特性改善のための
抵抗は別途にゲート・カソード間に接続されるも
のであつた。そのため外付け抵抗が必要になつて
回路組立て時に部品点数が多くなり、取付けのた
めの空間が必要になると共にコスト増大の原因に
なつていた。
量に臨界オフ電圧上昇率（dv／dt）が適用され
ている。即ちSCRは急峻な立上り（dv／dt）を
もつオフ電圧が印加されると、たとえ印加電圧の
波高値がブレークオーバ電圧以下の値であつても
素子はオン状態に遷移する性質を有する。このよ
うに正常な印加入力でないパルス電圧が素子のア
ノード・カソード間に印加された場合にも簡単に
オン状態になることは誤動作の限因となり、極め
て不都合な事態を招く惧れがあつた。従つてたと
えdv／dtが大きいパルス電圧が印加されてもオ
ン状態に遷移しない素子が要求されている。その
ためにはSCRのゲート容量を小さくするか、素
子の増幅率を小さくする。或いはゲート・カソー
ド間に抵抗を付加することによつてdv／dtに対
する特性改善が考えられる。しかし前二者のゲー
ト容量及び増幅率の点については、素子の特性か
ら制限を受け、実用化には不適当である。従つて
一般には第１図に示す如く抵抗Ｒをゲート・カソ
ード間に接続する改善方法が採られている。しか
し従来の素子は、シリコン半導体基板に第２図ａ
及びｂに示す如くP1（アノード用Ｐ型拡散層）、
N1（ゲート用Ｎ型基板）、P2（ゲート用Ｐ型拡散
層）及びN2（カソードＮ型拡散層）が夫々不純
物拡散等によつて形成され、アノード電極Ｐ1aカ
ソード電極Ｎ2a及びゲート電極Ｐ2a等が設けられ
てSCRが形成されるのみで、特性改善のための
抵抗は別途にゲート・カソード間に接続されるも
のであつた。そのため外付け抵抗が必要になつて
回路組立て時に部品点数が多くなり、取付けのた
めの空間が必要になると共にコスト増大の原因に
なつていた。
本発明は上記従来素子の欠点を除去し、半導体
基板領域に拡散抵抗を一体的に組込み、更に抵抗
の拡散位置を選ぶことによつて拡散抵抗がもつ低
いブレークダウン電圧の欠点を補い、基板本体の
SCRと同程度のブレークダウン電圧をもつスイ
ツチング素子を得るもので、次に図面を用いて製
造工程と共に詳細に説明する。
基板領域に拡散抵抗を一体的に組込み、更に抵抗
の拡散位置を選ぶことによつて拡散抵抗がもつ低
いブレークダウン電圧の欠点を補い、基板本体の
SCRと同程度のブレークダウン電圧をもつスイ
ツチング素子を得るもので、次に図面を用いて製
造工程と共に詳細に説明する。
第３図ａに於て１は素子側壁にＰ型不純物のア
イソレーシヨン拡散２が施されたＮ型シリコン半
導体基板である。該半導体基板１の裏面側全域に
は第３図ｂに示すように上記アイソレーシヨン拡
散領域２と連続するＰ型アノード領域３が形成さ
れ、一方主表面側には、Ｐ型ゲート領域４が形成
される。該Ｐ型ゲート領域４は図に示す如く、上
記Ｎ型基板領域１ａを挾んで互いに隔てる位置に
形成される。ただし断面で互いに隔てられた上記
Ｐ型ゲート領域４，４は半導体基板表面では連続
し、例えばリング状を呈している。上記Ｐ型ゲー
ト領域４に挾まれたＮ型基板領域１ａには、第３
図ｃに示す如くＰ型不純物が拡散され拡散抵抗５
が形成される。ここで、該拡散抵抗５は通常の拡
散抵抗と同様に拡散深さ〜３μｍ程度の浅い位置
に設けられるが、深い拡散領域をなすＰ型ゲート
領域４に挾まれた間に形成されるため、拡散深さ
が比較的浅いにも拘わらず、動作時にはゲート領
域４，４の周囲に広がつた空乏層に囲まれること
になり、ブレークダウン電圧が500V以上にもな
つて、従来の拡散抵抗が〜200V程度であるのに
対して充分高いブレークダウン電圧を得ることが
できる。また基板本体に形成されたSCRと同程
度のブレークダウン電圧にすることができる。
イソレーシヨン拡散２が施されたＮ型シリコン半
導体基板である。該半導体基板１の裏面側全域に
は第３図ｂに示すように上記アイソレーシヨン拡
散領域２と連続するＰ型アノード領域３が形成さ
れ、一方主表面側には、Ｐ型ゲート領域４が形成
される。該Ｐ型ゲート領域４は図に示す如く、上
記Ｎ型基板領域１ａを挾んで互いに隔てる位置に
形成される。ただし断面で互いに隔てられた上記
Ｐ型ゲート領域４，４は半導体基板表面では連続
し、例えばリング状を呈している。上記Ｐ型ゲー
ト領域４に挾まれたＮ型基板領域１ａには、第３
図ｃに示す如くＰ型不純物が拡散され拡散抵抗５
が形成される。ここで、該拡散抵抗５は通常の拡
散抵抗と同様に拡散深さ〜３μｍ程度の浅い位置
に設けられるが、深い拡散領域をなすＰ型ゲート
領域４に挾まれた間に形成されるため、拡散深さ
が比較的浅いにも拘わらず、動作時にはゲート領
域４，４の周囲に広がつた空乏層に囲まれること
になり、ブレークダウン電圧が500V以上にもな
つて、従来の拡散抵抗が〜200V程度であるのに
対して充分高いブレークダウン電圧を得ることが
できる。また基板本体に形成されたSCRと同程
度のブレークダウン電圧にすることができる。
拡散抵抗５が形成された半導体基板は、第３図
ｄの如く続いてＰ型ゲート領域内にＮ型カソード
領域６、及びＰ型ゲート領域４を取り囲むＮ型基
板表面にＮ型ガードリング７が形成される。基板
表面は保護用の絶縁膜８で被われているため、電
極及び配線用の窓開けが行われる。基板裏面側は
全域の酸化膜が除去され、替つて金属膜が被着さ
れてアノード電極が形成される。一方主表面側は
Ｐ型ゲート領域４を被う保護膜の一部にゲート電
極用の窓（後述の第４図ａ中１１、第５図ａ中１
１参照）が形成され、Ｎ型カソード領域６を被う
保護膜は広く除去されてカソード電極用窓が形成
され、更に拡散抵抗領域５を被う保護膜について
も、Ｐ型ゲート領域４に基板内で電気的接続され
た一端から所望の抵抗値を得ることができる位置
にコンタクト用窓８（第３図ａ）が形成される。
窓開けされた基板表面にAl蒸着膜９が形成さ
れ、該Al蒸着膜９によつてカソード電極窓１０
と拡散抵抗のコンタクト用窓８とを一体的に被う
ことによりカソードとゲート間に抵抗Ｒが電気的
接続されたSCR半導体スイツチング素子を得
る。
ｄの如く続いてＰ型ゲート領域内にＮ型カソード
領域６、及びＰ型ゲート領域４を取り囲むＮ型基
板表面にＮ型ガードリング７が形成される。基板
表面は保護用の絶縁膜８で被われているため、電
極及び配線用の窓開けが行われる。基板裏面側は
全域の酸化膜が除去され、替つて金属膜が被着さ
れてアノード電極が形成される。一方主表面側は
Ｐ型ゲート領域４を被う保護膜の一部にゲート電
極用の窓（後述の第４図ａ中１１、第５図ａ中１
１参照）が形成され、Ｎ型カソード領域６を被う
保護膜は広く除去されてカソード電極用窓が形成
され、更に拡散抵抗領域５を被う保護膜について
も、Ｐ型ゲート領域４に基板内で電気的接続され
た一端から所望の抵抗値を得ることができる位置
にコンタクト用窓８（第３図ａ）が形成される。
窓開けされた基板表面にAl蒸着膜９が形成さ
れ、該Al蒸着膜９によつてカソード電極窓１０
と拡散抵抗のコンタクト用窓８とを一体的に被う
ことによりカソードとゲート間に抵抗Ｒが電気的
接続されたSCR半導体スイツチング素子を得
る。
第４図ａ及びｂは上記工程を経て製造された本
発明による一実施例の半導体スイツチング素子の
平面図及びXX′断面であり、また第５図ａ及びｂ
は他の実施例の平面図及びYY′断面図である。両
図から明らかなように拡散抵抗５を形成するＮ型
基板領域１ａが、半導体基板の主表面で島状に残
こされる状態にＰ型ゲート領域４が形成される。
Ｐ型ゲート領域４に挾まれたＮ型基板領域１ａの
距離Ｗはスイツチング素子に要求される特性、基
板材料等によつて適宜の値が選ばれる。
発明による一実施例の半導体スイツチング素子の
平面図及びXX′断面であり、また第５図ａ及びｂ
は他の実施例の平面図及びYY′断面図である。両
図から明らかなように拡散抵抗５を形成するＮ型
基板領域１ａが、半導体基板の主表面で島状に残
こされる状態にＰ型ゲート領域４が形成される。
Ｐ型ゲート領域４に挾まれたＮ型基板領域１ａの
距離Ｗはスイツチング素子に要求される特性、基
板材料等によつて適宜の値が選ばれる。
以上本発明によれば、SCRが形成された半導
体基板内に拡散抵抗が形成されるため、動作安定
化のための抵抗を外付けする必要がない。また拡
散抵抗は深い不純物拡散領域に挾まれた基板領域
に設けられるため、ブレークダウン電圧を高く保
持することができ、特性のすぐれたスイツチング
素子を得ることができる。
体基板内に拡散抵抗が形成されるため、動作安定
化のための抵抗を外付けする必要がない。また拡
散抵抗は深い不純物拡散領域に挾まれた基板領域
に設けられるため、ブレークダウン電圧を高く保
持することができ、特性のすぐれたスイツチング
素子を得ることができる。
第１図はSCRの動作安定化回路、第２図ａ，
ｂは従来のSCRを示す平面図及び断面図、第３
図ａ〜ｅは本発明による素子の製造工程を示す断
面図、第４図ａ，ｂ及び第５図ａ，ｂは本発明に
よる実施例を示す平面図及び断面図である。 １：Ｎ型基板、３：アノード領域、４：ゲート
領域、５：拡散抵抗領域、６：カソード領域、
８：コンタクト用窓、９：Al蒸着膜。
ｂは従来のSCRを示す平面図及び断面図、第３
図ａ〜ｅは本発明による素子の製造工程を示す断
面図、第４図ａ，ｂ及び第５図ａ，ｂは本発明に
よる実施例を示す平面図及び断面図である。 １：Ｎ型基板、３：アノード領域、４：ゲート
領域、５：拡散抵抗領域、６：カソード領域、
８：コンタクト用窓、９：Al蒸着膜。
Claims (1)
- １ ゲート電極を備えてなるシリコン制御整流素
子において、半導体基板表面で連続するも基板断
面で相対する導電型領域を介して隔てられたゲー
ト領域を設け、該ゲート領域間に挾まれた相対す
る導電型領域内にゲート領域と同一導電型の不純
物を浅く拡散して抵抗領域を形成し、該抵抗領域
を導体の蒸着膜にてゲート・主電極間に電気的接
続したことを特徴とする半導体スイツチング素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12767279A JPS5651864A (en) | 1979-10-02 | 1979-10-02 | Semiconductor switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12767279A JPS5651864A (en) | 1979-10-02 | 1979-10-02 | Semiconductor switching element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651864A JPS5651864A (en) | 1981-05-09 |
| JPS6148788B2 true JPS6148788B2 (ja) | 1986-10-25 |
Family
ID=14965856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12767279A Granted JPS5651864A (en) | 1979-10-02 | 1979-10-02 | Semiconductor switching element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5651864A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629726A (ja) * | 1985-07-09 | 1987-01-17 | Teisan Diecast Kogyo Kk | リング板状鋳造品の打抜成型法 |
| JPH086159B2 (ja) * | 1987-08-07 | 1996-01-24 | 宇部興産株式会社 | アルミニウム合金の熱処理方法 |
-
1979
- 1979-10-02 JP JP12767279A patent/JPS5651864A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651864A (en) | 1981-05-09 |
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