JPS6145392B2 - - Google Patents
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- JPS6145392B2 JPS6145392B2 JP54170010A JP17001079A JPS6145392B2 JP S6145392 B2 JPS6145392 B2 JP S6145392B2 JP 54170010 A JP54170010 A JP 54170010A JP 17001079 A JP17001079 A JP 17001079A JP S6145392 B2 JPS6145392 B2 JP S6145392B2
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-
- H—ELECTRICITY
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
Description
【発明の詳細な説明】
本発明は微細な拡散領域形成とその領域への電
極取付けを容易にした半導体装置の製造方法に関
し、特に微細なエミツタ領域及びエミツタ電極の
形成に好適な半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device that facilitates the formation of a fine diffusion region and the attachment of an electrode to that region, and in particular to a method for manufacturing a semiconductor device suitable for forming a fine emitter region and an emitter electrode. Regarding the method.
半導体集積回路においては、高速化、高集積化
の要求に従つてパターンが微細化されつつあり、
特にトランジスタのエミツタパターンはフオトリ
ソグラフイの限度以上の微細さが望まれ、その拡
散深さも極めて浅いものが要求されている。エミ
ツタ拡散深さを浅くする場合の大きな問題は、エ
ミツタ電極金属と半導体基板との合金化が浅いエ
ミツタ・ベース接合に達してエミツタ・ベース短
絡を生じることである。この問題を解決するため
エミツタ電極金属とエミツタ領域との間に多結晶
シリコン膜を介在させる技術が提案されている。
この技術では、多結晶シリコン膜中の不純物を拡
散してエミツタ領域形成を行なうことも可能であ
り、格別工程を複雑化することなく、例えば3000
Å〜4000Å程度の極端に浅いエミツタ領域をもつ
トランジスタの製造が可能になつた。しかし、多
結晶シリコン膜からの拡散を行なうにしても、選
択拡散のためには依然としてフオトリソグラフイ
によつて開口が設けられた絶縁膜をマスクとして
使用するのが一般的であり、エミツタパターンの
微細化は限界に近づいている。フオトリソグラフ
イの限度以上に微細なパターンを形成する技術も
２、３提案されてはいるが、その工程は非常に複
雑且つ困難なものである。 In semiconductor integrated circuits, patterns are becoming finer in response to demands for higher speed and higher integration.
In particular, the emitter pattern of a transistor is desired to be finer than the limit of photolithography, and its diffusion depth is also required to be extremely shallow. A major problem with shallow emitter diffusion depths is that alloying of the emitter electrode metal with the semiconductor substrate reaches the shallow emitter-base junction, resulting in emitter-base shorting. In order to solve this problem, a technique has been proposed in which a polycrystalline silicon film is interposed between the emitter electrode metal and the emitter region.
With this technology, it is also possible to form an emitter region by diffusing impurities in the polycrystalline silicon film, without complicating the process, for example,
It has become possible to manufacture transistors with extremely shallow emitter regions of the order of 4000 Å. However, even when diffusion is performed from a polycrystalline silicon film, it is still common to use an insulating film with openings formed by photolithography as a mask for selective diffusion, and emitter patterns miniaturization is approaching its limit. Although a few techniques have been proposed for forming patterns finer than the limits of photolithography, the process is extremely complex and difficult.
本発明の目的は、微細な拡散領域の形成とその
領域への電極取付けを簡単な工程で行ない得る方
法を提供することにある。 An object of the present invention is to provide a method for forming a fine diffusion region and attaching an electrode to the region in a simple process.
本発明の半導体装置の製造方法は、少なくとも
アイソレーシヨン領域、コレクタコンタクト領域
及びベース拡散領域を含む領域が露出された半導
体基板上に多結晶シリコン膜を被着し、
該アイソレーシヨン領域及びコレクタコンタク
ト領域を形成し、
該多結晶シリコン膜上で、該コレクタコンタク
ト領域と該ベース拡散領域内のベースコンタクト
領域及びエミツタ拡散領域上に耐酸化性の絶縁膜
を被着し、
該耐酸化性の絶縁膜をマスクにして該多結晶シ
リコン膜を酸化し、該ベースコンタクト領域とエ
ミツタ拡散領域上の該多結晶シリコン膜及び耐酸
化性の絶縁膜の二層構造と両領域間の酸化膜のイ
オン注入に対するマスク性を同等にし、
イオン注入により該ベース拡散領域に不純物を
注入し、
該絶縁膜を除去し、該エミツタ拡散領域に残つ
た多結晶シリコン膜を通して不純物拡散を行な
い、
該多結晶シリコン膜上に電極を取り付けること
を特徴とするものであり、以下これを詳細に説明
する。 A method for manufacturing a semiconductor device of the present invention includes depositing a polycrystalline silicon film on a semiconductor substrate in which a region including at least an isolation region, a collector contact region, and a base diffusion region is exposed, and forming a contact region; depositing an oxidation-resistant insulating film on the polycrystalline silicon film over the collector contact region, a base contact region in the base diffusion region, and an emitter diffusion region; The polycrystalline silicon film is oxidized using the insulating film as a mask, and the two-layer structure of the polycrystalline silicon film and the oxidation-resistant insulating film on the base contact region and emitter diffusion region and the ions in the oxide film between both regions are oxidized. Making the mask properties for implantation the same, implanting an impurity into the base diffusion region by ion implantation, removing the insulating film, and diffusing the impurity through the polycrystalline silicon film remaining in the emitter diffusion region; The feature is that an electrode is attached to the top, and this will be explained in detail below.
本発明においては、拡散領域形成のために半導
体基板に接して所定パターンに設けられた多結晶
シリコン膜を通してのイオン注入および不純物拡
散が行われる。多結晶シリコン膜のパターニング
には通常のフオトエツチング技術は適用されず、
選択酸化を利用した方法が用いられる。即ち、厚
さ500〜3000Å程度の多結晶シリコン上に所定パ
ターンのSi3N4膜、或いはAl2O3膜のように耐酸化
性の絶縁膜が被着され、熱酸化処理が施される。
この耐酸化性の絶縁膜は通常のフオトエツチング
法等により所定の微細なパターン、例えば幅２μ
ｍのパターンに形成されており、熱酸化は多結晶
シリコン膜が上記絶縁膜で覆われていない部分で
全ての厚さに恒つて酸化されるまで行なわれる。
この酸化工程で、上記絶縁膜の周縁部分から横方
向にも多結晶シリコンの酸化が進行し耐酸化性絶
縁膜で覆われた領域の多結晶シリコン膜もその厚
さ程度の幅だけ周縁部分が酸化膜に変換される。
その結果耐酸化性絶縁膜下にそのパターンより縮
少したパターンの多結晶シリコン膜が残る。縮少
幅は酸化する厚さによつて任意の大きさにするこ
ともでき、その制御は容易はあるため幅１μｍ程
度のパターンに多結晶シリコン膜を残すことも可
能である。 In the present invention, ion implantation and impurity diffusion are performed through a polycrystalline silicon film provided in a predetermined pattern in contact with a semiconductor substrate to form a diffusion region. Normal photoetching technology is not applied to patterning polycrystalline silicon films;
A method using selective oxidation is used. That is, an oxidation-resistant insulating film such as a Si 3 N 4 film or an Al 2 O 3 film in a predetermined pattern is deposited on polycrystalline silicon with a thickness of about 500 to 3000 Å, and then subjected to thermal oxidation treatment. .
This oxidation-resistant insulating film is formed into a predetermined fine pattern, e.g.
The polycrystalline silicon film is formed in a pattern of m, and thermal oxidation is performed until the entire thickness of the polycrystalline silicon film is constantly oxidized in the portions not covered with the insulating film.
In this oxidation process, the oxidation of the polycrystalline silicon progresses laterally from the peripheral edge of the insulating film, and the peripheral edge of the polycrystalline silicon film in the area covered with the oxidation-resistant insulating film also erodes by a width approximately equal to its thickness. Converted to oxide film.
As a result, a polycrystalline silicon film with a smaller pattern than that pattern remains under the oxidation-resistant insulating film. The reduction width can be set to any size depending on the thickness to be oxidized, and since it is easy to control, it is also possible to leave the polycrystalline silicon film in a pattern with a width of about 1 μm.
上記酸化工程において多結晶シリコン膜から基
板内で不純物が拡散されることは望ましくないの
で、ノンドーブの多結晶シリコン膜とする必要が
あるが、導電型を変えない程度の量の不純物を含
む多結晶シリコン膜であれば用い得る。 In the above oxidation step, it is undesirable for impurities to be diffused from the polycrystalline silicon film into the substrate, so it is necessary to form a non-doped polycrystalline silicon film. Any silicon film can be used.
酸化工程後、耐酸化性絶縁膜をエツチング除去
し、酸化されずに残つた所定パターンの多結晶シ
リコン膜を通して基板内への不純物拡散を行なう
が、その際の拡散源としては燐シリケートガラス
（PSG）等の不純物含有ガラスを用いるのが良
い。不純物含有ガス膜を基板上に被着して不純物
拡散を行なう工程において、ガラス膜からの不純
物は酸化膜でマスクされ、残留する多結晶シリコ
ン膜のみを通してその下の基板内へ選択的に拡散
される。その後不純物含有ガラス膜をエツチング
除去すれば、多結晶シリコン膜が再び露出し、こ
の多結晶シリコン膜上に電極金属膜を被着してパ
ターニングすれば拡散領域からの電極引出しを行
ない得る。この電極形成時には、微細な電極窓開
きのための精密なフオトエツチングやその際のマ
スク合せ余裕等の考慮が一切不要であるから、よ
り微細なパターンに拡散領域及び電極を形成する
ことができる。また電極金属と基板半導体の合金
化による浅い接合の短絡事故は介在する多結晶シ
リコン膜により有効に防止される。 After the oxidation process, the oxidation-resistant insulating film is removed by etching, and impurities are diffused into the substrate through the polycrystalline silicon film in a predetermined pattern that remains unoxidized. It is better to use glass containing impurities such as ). In the process of depositing an impurity-containing gas film on a substrate and performing impurity diffusion, impurities from the glass film are masked by an oxide film and are selectively diffused into the underlying substrate through only the remaining polycrystalline silicon film. Ru. If the impurity-containing glass film is then removed by etching, the polycrystalline silicon film is exposed again, and by depositing and patterning an electrode metal film on the polycrystalline silicon film, the electrode can be drawn out from the diffusion region. When forming this electrode, there is no need to carry out precise photo etching to open a fine electrode window or to consider mask alignment margins at that time, so that the diffusion region and the electrode can be formed in a finer pattern. In addition, short-circuit accidents at shallow junctions due to alloying of the electrode metal and the substrate semiconductor are effectively prevented by the intervening polycrystalline silicon film.
以下本発明を実施例により具体的に説明する。 The present invention will be specifically explained below using examples.
第１図は本発明実施例の半導体集積回路の製造
工程を説明するための基板要部断面図である。 FIG. 1 is a sectional view of a main part of a substrate for explaining the manufacturing process of a semiconductor integrated circuit according to an embodiment of the present invention.
第１図ａは通常の方法により、埋没拡散、エピ
タキシヤル成長しその表面が膜厚約7000Åの
SiO2膜３で覆われている基板である。図におい
てＯはＰ型Si基板、１はn+型埋没拡散層、２はｎ
型エピタキシヤル層である。この基板のSiO2膜
３にフオトエツチングを適用し、アイソレーシヨ
ン領域、シヨツトバリアダイオード、コレクタコ
ンタクト、ベース領域をそれぞれ形成すべき領域
４，５，６，７を窓開きした後基板上に気相成長
により厚さ約800Å程度の多結晶シリコン膜８を
被着する。続いて、シヨツトキバリアダイオード
を形成すべき領域５、コレクタコンタクトを形成
すべき領域６及びベースを形成すべき領域７をフ
オトレジスト層９で覆つた状態でアイソレーシヨ
ン領域形成のためイオン注入を行なう。アイソレ
ーシヨン形成領域４以外の領域では、注入イオン
は厚いフオトレジスト層９で阻止される。アイソ
レーシヨン領域の深さは、注入エネルギー80KeV
にてボロン(B)を５×1015cm-2のドーズ量で注入し
たとき約7000Åである。続いてアイソレーシヨン
形成領域４、シヨツトキバリアダイオード形成領
域５、ベース形成領域７をフオトレジスト層で覆
つた状態でコレクタコンタクト領域形成のための
イオン注入を行なう。コレクタコンタクト形成領
域６以外の領域では注入イオンは厚いフオトレジ
スト層で阻止される。 Figure 1a shows the surface of the film grown by buried diffusion and epitaxial growth using the usual method to a thickness of about 7000 Å.
This is a substrate covered with a SiO 2 film 3. In the figure, O is a P-type Si substrate, 1 is an n + type buried diffusion layer, and 2 is an n
type epitaxial layer. Photoetching is applied to the SiO 2 film 3 of this substrate to open windows in regions 4, 5, 6, and 7 where isolation regions, shot barrier diodes, collector contacts, and base regions are to be formed, respectively. A polycrystalline silicon film 8 having a thickness of about 800 Å is deposited by vapor phase growth. Next, with the photoresist layer 9 covering the region 5 where the shot barrier diode is to be formed, the region 6 where the collector contact is to be formed, and the region 7 where the base is to be formed, ions are implanted to form an isolation region. Let's do it. In regions other than the isolation forming region 4, the implanted ions are blocked by the thick photoresist layer 9. The depth of the isolation region is implanted with an energy of 80KeV
When boron (B) is implanted at a dose of 5×10 15 cm -2 , the thickness is about 7000 Å. Subsequently, ion implantation is performed to form a collector contact region while the isolation formation region 4, shot barrier diode formation region 5, and base formation region 7 are covered with a photoresist layer. In regions other than the collector contact formation region 6, implanted ions are blocked by a thick photoresist layer.
第１図ｂは、窒化シリコン（Si3N4）膜１０をシ
ラン（SiH4）及びアンモニア（NH3）を用いて気相
成長により、1000Åの厚さに成長させ続いてシラ
ンの酸化によりSiO2膜１１を2000Åの厚さに成
長させる。次いでイオン注入を行つたアイソレー
シヨン領域及びコレクタコンタクト領域の注入イ
オンの拡散を行なうために約1100℃数十分間アニ
ールを行ない、アイソレーシヨン拡散領域１２、
コレクタコンタクト拡散領域１３を形成する。次
にSiO2膜１１に通常のフオトエツチングを適用
し、エミツタ領域を形成すべき部分、ベース電極
窓を形成すべき部分及びコレクタ電極を形成すべ
き部分のSiO2膜が残るようにレジストをマスク
にしてフツ酸を用いてSiO2膜１１をエツチング
する。レジストを除去後、次いで残つている
SiO2膜をマスクにしてリン酸を用いてSi3N4１０
をエツチングし多結晶シリコン層８を露出させ
る。次いでフツ酸を用いてSi3N4上のSiO2膜を除
去し、第１図ｃのような、エミツタ領域、ベース
電極窓を形成すべき部分、コレクタ電極領域上に
Si3N4膜１０が残つた基板が得られる。続いて基
板を約900℃20分間程度で熱酸化する。この熱酸
化はSi3N4膜で覆われていない部分の多結晶シリ
コン膜が全ての厚さにわたつて酸化されるのに十
分な時間行なう。 FIG. 1b shows a silicon nitride (Si 3 N 4 ) film 10 grown to a thickness of 1000 Å by vapor phase growth using silane (SiH 4 ) and ammonia (NH 3 ), and then SiO 2 film 11 is grown to a thickness of 2000 Å. Next, in order to diffuse the implanted ions in the isolation region 12 and the collector contact region, annealing is performed at approximately 1100° C. for several minutes.
A collector contact diffusion region 13 is formed. Next, normal photo-etching is applied to the SiO 2 film 11, and the resist is masked so that the SiO 2 film remains where the emitter region is to be formed, the base electrode window is to be formed, and the collector electrode is to be formed. Then, the SiO 2 film 11 is etched using hydrofluoric acid. After removing the resist, then the remaining
Si 3 N 4 10 using phosphoric acid with SiO 2 film as a mask
The polycrystalline silicon layer 8 is exposed by etching. Next, the SiO 2 film on the Si 3 N 4 is removed using hydrofluoric acid, and the emitter region, the portion where the base electrode window is to be formed, and the collector electrode region are coated as shown in Figure 1c.
A substrate on which the Si 3 N 4 film 10 remains is obtained. Next, the substrate is thermally oxidized at about 900°C for about 20 minutes. This thermal oxidation is carried out for a time sufficient to oxidize the entire thickness of the polycrystalline silicon film not covered with the Si 3 N 4 film.
Si3N4膜端部から横方向にも熱酸化が進行する
結果Si3N4膜より幅の狭い多結晶シリコン膜が残
る。多結晶シリコン膜が酸化された部分は約2000
Åの厚さの酸化膜（SiO2膜）が形成される。次
いでアイソレーシヨン領域４、シヨツトキバリア
ダイオード形成領域５及びコレクタコンタクト領
域６形成部をフオトレジスト層で覆つた状態でベ
ース領域形成のためイオン注入を行なう。ベース
領域以外の領域では注入イオンはフオトレジスト
層で阻止される。ベース領域の深さは多結晶シリ
コン膜（800Å）にSi3N4膜（1000Å）を形成した
部分と、SiO2膜（2000Å）１４の部分とでほぼ
等しく、注入エネルギー80KeVにてボロンを５×
1015cm-2のドーズ量で注入した時4500〜5000Åで
あつた。 As a result of thermal oxidation progressing laterally from the edge of the Si 3 N 4 film, a polycrystalline silicon film that is narrower than the Si 3 N 4 film remains. The area where the polycrystalline silicon film is oxidized is approximately 2000
An oxide film (SiO 2 film) with a thickness of Å is formed. Next, ion implantation is performed to form a base region with the isolation region 4, shot barrier diode formation region 5, and collector contact region 6 formation portions covered with a photoresist layer. In regions other than the base region, implanted ions are blocked by the photoresist layer. The depth of the base region is almost equal between the part where the Si 3 N 4 film (1000 Å) is formed on the polycrystalline silicon film (800 Å) and the part where the SiO 2 film (2000 Å) is formed. ×
When implanted at a dose of 10 15 cm -2 , it was 4500 to 5000 Å.
注入後約900℃数十分間アニールを行ない、第
１図ｄのようにベース拡散層１５を形成した。次
いでSi3N4膜１０をリン酸等によりエツチング除
去した後基板上にPSG膜１６を気相成長により被
着し、フオトエツチングによりアイソレーシヨン
領域部５、ベースコンタクト部１７の多結晶Si膜
上及びジヨツトキバリアダイオード形成領域５上
のSiO2膜上のPSG膜を除去した後、拡散を行な
う。PSG膜からの不純物（リン）はエミツタ領域
及びコレクタコンクタト領域を形成すべき部分の
多結晶シリコン膜のみを通つて基板内へ拡散さ
れ、他の部分ではSiO2膜３，１４で阻止され
る。その結果、第１図ｅの如く、ベース領域１５
及びコレクタ領域（ｎ型エピタキシヤル層２）内
にn+型エミツタ領域１８及びコレクタコンタク
ト拡散領域１９がそれぞれ形成される。エミツタ
領域１８はベース領域１５を浅い部分内に形成さ
れ、その深さは1150℃、100秒間程度の拡散条件
で3000〜4000Åとされる。しかる後PSG膜１６を
エツチング条去する。PSG膜１６はフツ酸等のエ
ツチング液により急速に除去されるので、下地
SiO2膜１４を殆んどエツチングすることなく、
エツチング液への単なる浸漬によつて除去され
る。PSG膜１６を除去すると、酸化されずに残つ
た多結晶シリコン膜８が露出する。PSG膜１６に
覆われていた多結晶シリコン膜８は上記拡散工程
においてPSG膜１６から燐が導入され、その結
果、何れの部分の多結晶シリコン膜８も低比抵抗
化されている。 After the implantation, annealing was performed at approximately 900° C. for several minutes to form a base diffusion layer 15 as shown in FIG. 1d. Next, after removing the Si 3 N 4 film 10 by etching with phosphoric acid or the like, a PSG film 16 is deposited on the substrate by vapor phase growth, and the polycrystalline Si film in the isolation region 5 and the base contact region 17 is removed by photo-etching. After removing the PSG film on the SiO 2 film above and on the diode formation region 5, diffusion is performed. The impurity (phosphorous) from the PSG film is diffused into the substrate through only the portions of the polycrystalline silicon film where the emitter region and collector contact region are to be formed, and is blocked by the SiO 2 films 3 and 14 in other regions. . As a result, as shown in FIG.
In the collector region (n-type epitaxial layer 2), an n + -type emitter region 18 and a collector contact diffusion region 19 are formed, respectively. The emitter region 18 is formed in a shallow portion of the base region 15, and its depth is set to 3000 to 4000 Å under diffusion conditions of 1150° C. and about 100 seconds. Thereafter, the PSG film 16 is etched away. Since the PSG film 16 is rapidly removed by an etching solution such as hydrofluoric acid,
Without etching the SiO 2 film 14,
It is removed by simple immersion in an etching solution. When the PSG film 16 is removed, the remaining unoxidized polycrystalline silicon film 8 is exposed. Phosphorus is introduced into the polycrystalline silicon film 8 covered by the PSG film 16 from the PSG film 16 in the above-mentioned diffusion process, and as a result, the specific resistance of the polycrystalline silicon film 8 in any portion is reduced.
その後フオトエツチングによりシヨツトキバリ
アダイオード用コンタクト窓を形成する。コンタ
クト窓部分には多結晶シリコン膜が酸化されて成
る膜厚1500〜2000ÅのSiO2膜１４が存在するの
みで、厚いSiO2膜３で覆われていないので微細
な窓開きも容易である。安定なシヨツトキバリア
ダイオードを作成するため、200〜500Åの厚さに
Ptを蒸着し、熱処理して白金シリサイド層２０を
形成した後、SiO2膜上に残るPt膜は王水等によ
りエツチング除去し、次いでAlを蒸着してパタ
ーニングすることにより第１図ｆに示す如き装置
が完成する。第１図ｆにおいて、２１，２２，２
３はそれぞれエミツタ、ベース、コレクタの各電
極、２４はシヨツトキバリアダイオードを示す。
その後、必要に応じて周知の多層配線化の工程ま
たは合金化ための450℃程度の加熱処理を施す。
エミツタベース、コレクタの各電極下には多結晶
シリコン膜８が存在しているが、多結晶シリコン
膜８が低比抵抗化されているためオーミツクコン
タクトを取ることができる。ここでは従来必要で
あつた微細なエミツタコンタクト窓開きを含め、
ベース及びコレクタのコンタクト窓開きも不要で
あるから、工程が簡略化されるばかりでなく、マ
スク合せ余裕等の考慮も必要ではなくその結果一
層微細なパターンにトランジスタレジスタを作成
することが可能になる。また特にエミツタ領域１
８において、Al蒸着後の燃処理によつて、合金
化がエミツタ・ベース接合にまで進み短絡を引起
すことは多結晶シリコン膜８で防止される。 Thereafter, a contact window for the shot barrier diode is formed by photoetching. In the contact window portion, there is only a SiO 2 film 14 with a thickness of 1500 to 2000 Å formed by oxidizing a polycrystalline silicon film, and it is not covered with a thick SiO 2 film 3, so that it is easy to open a minute window. 200-500 Å thick to create a stable shotgun barrier diode.
After depositing Pt and forming a platinum silicide layer 20 by heat treatment, the Pt film remaining on the SiO 2 film is removed by etching with aqua regia, etc., and then Al is deposited and patterned to form the platinum silicide layer 20 shown in FIG. A device like this is completed. In Figure 1 f, 21, 22, 2
3 represents the emitter, base, and collector electrodes, and 24 represents a shot barrier diode.
Thereafter, a well-known multilayer wiring process or a heat treatment at about 450° C. for alloying is performed as necessary.
A polycrystalline silicon film 8 exists under each of the emitter base and collector electrodes, and since the polycrystalline silicon film 8 has a low resistivity, ohmic contact can be established. Here, including the fine emitter contact window opening that was previously required,
Since there is no need to open contact windows for the base and collector, the process is not only simplified, but there is no need to consider mask alignment margins, etc., and as a result, it is possible to create transistor resistors with even finer patterns. . Also, especially the emitter area 1
8, the polycrystalline silicon film 8 prevents alloying from progressing to the emitter-base junction and causing short circuits due to the combustion treatment after Al deposition.
上記実施例によれば、拡散深さの浅い微細なエ
ミツタ領域を容易に形成することができ、そのエ
ミツタ領域からの電極引出しも容易かつ確実にで
き、また合金化によるエミツタ・ベース短絡を生
じる惧れも全くない。さらに上記実施例で注目す
べきことは、ベース領域１５が浅く形成されてい
ることである。このことはベース引出し抵抗が小
さく、高速動作のトランジスタが得られることを
意味している。上記実施例から明らかなように、
アイソレーシヨン領域、コレクタコンタクト、ベ
ース領域の形成にイオン注入を用いているので、
SiO2膜にアイソレーシヨン領域、コレクタコン
タクト、ベース領域及びシヨツトキバリアダイオ
ードを形成すべき領域の厚いSiO膜に同時に窓を
設けられる。その結果、シヨツトキバリアダイオ
ードを形成すべき領域９のエピタキシヤル層３表
面に多結晶シリコン膜１０が被着されるが、この
多結晶シリコン膜１０は酸化されてしまうため多
結晶シリコン膜のエツチングに伴なうエピタキシ
ヤル層３表面の荒れが生じることはなく、安定な
特性のシヨツトキバリアダイオード２１を得るこ
とができる。 According to the above embodiment, it is possible to easily form a fine emitter region with a shallow diffusion depth, and the electrode can be easily and reliably drawn out from the emitter region, and there is also a risk of emitter-base shorting due to alloying. Not at all. Furthermore, what should be noted in the above embodiment is that the base region 15 is formed shallowly. This means that a transistor with low base extraction resistance and high speed operation can be obtained. As is clear from the above examples,
Since ion implantation is used to form the isolation region, collector contact, and base region,
At the same time, windows can be provided in the thick SiO 2 film in the regions where the isolation region, collector contact, base region, and shot barrier diode are to be formed. As a result, a polycrystalline silicon film 10 is deposited on the surface of the epitaxial layer 3 in a region 9 where a shot barrier diode is to be formed, but since this polycrystalline silicon film 10 is oxidized, etching of the polycrystalline silicon film The surface of the epitaxial layer 3 is not roughened due to this, and a shot barrier diode 21 with stable characteristics can be obtained.
また電極部分以外の多結晶シリコンは酸化によ
り除去されるので、エミツタの一部がエツチング
されることにより生ずる、hFEのバラツキを防ぐ
ことができる。 Furthermore, since the polycrystalline silicon other than the electrode portion is removed by oxidation, it is possible to prevent variations in hFE caused by etching a portion of the emitter.
またベース拡散領域へのイオン注入の前に、多
結晶シリコン膜８を酸化し、多結晶シリコン膜８
と窒化膜１０との二層構造の部分と酸化膜１４の
部分とのイオン注入に対するマスク性を同等にし
た後、イオン注入を行なつている。こうすること
により、例えばイオン注入後に酸化する場合に比
べて、ベース拡散領域には均一に、かつ高濃度に
不純物を導入することができる。なぜなら、酸化
する前にイオン注入すると、二層構造の部分と多
結晶シリコン膜のみの部分とで注入量が異なり、
さらに注入後酸化するとその形成される酸化膜中
に基板中の不純物が取込まれ基板中の濃度が低下
するからである。その点本発明によれば上記の如
き弊害は生じない。従つてその分ベースを浅くす
ることができ（イオン注入後酸化熱工程がないた
め）またベース抵抗を低くすることができ、トラ
ンジスタの高周波特性ｆTが高くなり、スイツチ
ングスピードが改善される。 Furthermore, before ion implantation into the base diffusion region, the polycrystalline silicon film 8 is oxidized and the polycrystalline silicon film 8 is oxidized.
Ion implantation is performed after the mask properties for ion implantation are made equal for the two-layer structure of the nitride film 10 and the oxide film 14. By doing so, impurities can be uniformly introduced into the base diffusion region at a higher concentration than, for example, when oxidation is performed after ion implantation. This is because if ions are implanted before oxidation, the implantation amount will be different between the two-layer structure and the polycrystalline silicon film.
Furthermore, if oxidation is performed after implantation, impurities in the substrate will be incorporated into the formed oxide film, reducing the concentration in the substrate. In this respect, according to the present invention, the above-mentioned disadvantages do not occur. Therefore, the base can be made shallower (because there is no oxidation heat step after ion implantation) and the base resistance can be lowered, the high frequency characteristic f T of the transistor is increased, and the switching speed is improved.
また多結晶シリコンを酸化しコレクタ電極、ベ
ース電極窓、エミツタ電極窓にのみ多結晶シリコ
ンを残しているので、電極窓に対して配線金属が
ズレてもエミツタのシリコン露出の恐れがない。
そのため電極窓形成マスクと配線のマスクとの位
置合せズレに対する余裕を少なくできる。 Furthermore, since the polycrystalline silicon is oxidized and polycrystalline silicon is left only in the collector electrode, base electrode window, and emitter electrode window, there is no risk of exposing the silicon in the emitter even if the wiring metal is misaligned with respect to the electrode window.
Therefore, the margin for misalignment between the electrode window forming mask and the wiring mask can be reduced.
以上のように、本発明によれば、微細な拡散領
域とその領域からの電極引出しを簡単な工程で確
実に行なうことができ、また浅い拡散領域を形成
した場合でも電極金属の合金化による接合短絡を
引起こすおそれがない。従つて、本発明は微細パ
ターンを持つ高速動作可能な半導体装置を製造す
るのに極めて有用である。 As described above, according to the present invention, it is possible to reliably create a fine diffusion region and lead out an electrode from that region in a simple process, and even when a shallow diffusion region is formed, bonding is achieved by alloying the electrode metal. There is no risk of causing a short circuit. Therefore, the present invention is extremely useful for manufacturing semiconductor devices having fine patterns and capable of high-speed operation.
また本発明のイオン注入法を数回用いることに
より、熱処理回数及びエツチング回数を減らすこ
とができ、工程数を減らすことができ、製作が容
易になつた。 Furthermore, by using the ion implantation method of the present invention several times, the number of heat treatments and etching times can be reduced, the number of steps can be reduced, and manufacturing has become easier.
なお、本発明は上記実施例に限定されず、様々
な態様で実施できるものであり、またトランジス
タ或いは集積回路以外の半導体装置の製造に適用
できるものであることは言うまでもない。 It goes without saying that the present invention is not limited to the above embodiments, but can be implemented in various forms, and can be applied to the manufacture of semiconductor devices other than transistors or integrated circuits.
第１図ａ〜ｆは本発明実施例を説明するための
基板要部断面図である。
図面において、３，１４はSiO2膜、８は多結
晶シリコン膜、１０はSi3N4膜、１６はPSG膜。
FIGS. 1A to 1F are sectional views of essential parts of a substrate for explaining an embodiment of the present invention. In the drawing, 3 and 14 are SiO 2 films, 8 is a polycrystalline silicon film, 10 is a Si 3 N 4 film, and 16 is a PSG film.
Claims (1)
コンタクト領域及びベース拡散領域を含む領域が
露出された半導体基板上に多結晶シリコン膜を被
着し、 該アイソレーシヨン領域及びコレクタコンタク
ト領域を形成し、 該多結晶シリコン膜上で、該コレクタコンタク
ト領域と該ベース拡散領域内のベースコンタクト
領域及びエミツタ拡散領域上に耐酸化性の絶縁膜
を被着し、 該耐酸化性の絶縁膜をマスクにして該多結晶シ
リコン膜を酸化し、該ベースコンタクト領域とエ
ミツタ拡散領域上の該多結晶シリコン膜及び耐酸
化性の絶縁膜の二層構造と両領域間の酸化膜のイ
オン注入に対するマスク性を同等にし、 イオン注入により該ベース拡散領域に不純物を
注入し、 該絶縁膜を除去し、該エミツタ拡散領域に残つ
た多結晶シリコン膜を通して不純物拡散を行な
い、 該多結晶シリコン膜上に電極を取り付けること
を特徴とする半導体装置の製造方法。[Claims] 1. A polycrystalline silicon film is deposited on a semiconductor substrate in which a region including at least an isolation region, a collector contact region, and a base diffusion region is exposed, and the isolation region and the collector contact region are forming an oxidation-resistant insulating film on the polycrystalline silicon film, depositing an oxidation-resistant insulating film on the collector contact region, the base contact region in the base diffusion region, and the emitter diffusion region; The polycrystalline silicon film is oxidized as a mask, and the two-layer structure of the polycrystalline silicon film and the oxidation-resistant insulating film on the base contact region and the emitter diffusion region is used as a mask for ion implantation of the oxide film between both regions. The impurity is implanted into the base diffusion region by ion implantation, the insulating film is removed, the impurity is diffused through the polycrystalline silicon film remaining in the emitter diffusion region, and an electrode is formed on the polycrystalline silicon film. 1. A method for manufacturing a semiconductor device, comprising: attaching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17001079A JPS5693315A (en) | 1979-12-26 | 1979-12-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17001079A JPS5693315A (en) | 1979-12-26 | 1979-12-26 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693315A JPS5693315A (en) | 1981-07-28 |
| JPS6145392B2 true JPS6145392B2 (en) | 1986-10-07 |
Family
ID=15896908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17001079A Granted JPS5693315A (en) | 1979-12-26 | 1979-12-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5693315A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340791Y2 (en) * | 1986-09-24 | 1991-08-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648909A (en) * | 1984-11-28 | 1987-03-10 | Fairchild Semiconductor Corporation | Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
-
1979
- 1979-12-26 JP JP17001079A patent/JPS5693315A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
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|---|---|---|---|---|
| JPH0340791Y2 (en) * | 1986-09-24 | 1991-08-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5693315A (en) | 1981-07-28 |
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