JPS6143827A - 多値−２値論理変換回路 - Google Patents
多値−２値論理変換回路Info
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- JPS6143827A JPS6143827A JP59164994A JP16499484A JPS6143827A JP S6143827 A JPS6143827 A JP S6143827A JP 59164994 A JP59164994 A JP 59164994A JP 16499484 A JP16499484 A JP 16499484A JP S6143827 A JPS6143827 A JP S6143827A
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- logic
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- logical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、信号処理技術さらにはアナログ要素を含む
信号を取扱う回路に適用して特に有効な技術に関するも
ので、たとえば、多値−２値論理変換回路に利用して有
効な技術に関するものである。
信号を取扱う回路に適用して特に有効な技術に関するも
ので、たとえば、多値−２値論理変換回路に利用して有
効な技術に関するものである。
例えば、１９７９年６月２０日に株式会社コロナ社発行
の集積回路工学（２）６９〜７２頁に記載のＴＴＬ（ト
ランジスタ・トランジスタ・ロジック）のごとき論理回
路は、その入力しきい値が１つであって、ＨＨＪＪ
（高レベル）とｕＬｎ （低レベル）だけの２値の論
理レベルで動作する。しかし、このような２値の論理レ
ベルからなる論理信号でもって複数ビットの論理情報を
同時（並列）に伝送する場合には、当然のことながら、
複数の伝送ラインが必要となる。
の集積回路工学（２）６９〜７２頁に記載のＴＴＬ（ト
ランジスタ・トランジスタ・ロジック）のごとき論理回
路は、その入力しきい値が１つであって、ＨＨＪＪ
（高レベル）とｕＬｎ （低レベル）だけの２値の論
理レベルで動作する。しかし、このような２値の論理レ
ベルからなる論理信号でもって複数ビットの論理情報を
同時（並列）に伝送する場合には、当然のことながら、
複数の伝送ラインが必要となる。
他方、これを３以上のレベルをとル多値論理信号を使う
と、複数ビットの論理情報でも、１つの伝送ラインでも
って同時（並列）に伝送することが可能になる。
と、複数ビットの論理情報でも、１つの伝送ラインでも
って同時（並列）に伝送することが可能になる。
しかしながら、多値論理信号として伝送されてきた信号
を有効に利用できるようにするためには。
を有効に利用できるようにするためには。
その多値論理信号を２値論理信号に変換する操作が必要
となる。
となる。
ところが、その多値論理信号では、複数ビットの論理情
報をアナログ量によって表わしているため、それをＨ′
″とＬＬ Ｌ ７′だけの２値の論理信号に変換するた
めには、例えば電圧比較器などのようなアナログ回路を
多用した複雑かつ大がかりな回路が必要となる。
報をアナログ量によって表わしているため、それをＨ′
″とＬＬ Ｌ ７′だけの２値の論理信号に変換するた
めには、例えば電圧比較器などのようなアナログ回路を
多用した複雑かつ大がかりな回路が必要となる。
以上のように、多値論理による情報の伝送は、伝送ライ
ンの節約という面では非常に有効であるが、その反面、
それを受信して２値論理に変換するための構成が非常に
複雑かつ大がかりになってしまう問題点が生ずるという
ことが本発明者によって明らかとされた。
ンの節約という面では非常に有効であるが、その反面、
それを受信して２値論理に変換するための構成が非常に
複雑かつ大がかりになってしまう問題点が生ずるという
ことが本発明者によって明らかとされた。
この発明の目的は、多値論理変信帯を２値論理信号に変
換する操作を、標準的な論理回路に若干の手を加えるだ
けの非常に簡単な構成でもって行なえるようにし、これ
により例えば論理用半導体集積回路装置内にも簡単に形
成することができるようにした多値−２値論理変換回路
技術を提供するものである。
換する操作を、標準的な論理回路に若干の手を加えるだ
けの非常に簡単な構成でもって行なえるようにし、これ
により例えば論理用半導体集積回路装置内にも簡単に形
成することができるようにした多値−２値論理変換回路
技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、複数の論理回路の各入力しきい値を互いに異
ならせることによって多値論理信号を２値論理信号に変
換する操作を、標準的な論理回路に若干の手を加えるだ
けの非常に簡単な構成でもって行なえるようにし、これ
により例えば論理用半導体集積回路装置内にも簡単に形
成することができるようにする、という目的を達成する
ものである。
ならせることによって多値論理信号を２値論理信号に変
換する操作を、標準的な論理回路に若干の手を加えるだ
けの非常に簡単な構成でもって行なえるようにし、これ
により例えば論理用半導体集積回路装置内にも簡単に形
成することができるようにする、という目的を達成する
ものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による多値−２値論理変換回路の第１
実施例を示す。
実施例を示す。
同図に示す多値−２値論理変換回路１はｒｒ Ｌ Ｈ）
と′Ｈ″およびその中間のレベルＩＩ Ｍ Ｈの３つの
レベルによって表わされる３値論理信号をｇｌＨ″′と
′Ｌ″だけの２値論理信号に交換するものであって、２
つの論理回路ＩＡ、ＩＢによって構成される。
と′Ｈ″およびその中間のレベルＩＩ Ｍ Ｈの３つの
レベルによって表わされる３値論理信号をｇｌＨ″′と
′Ｌ″だけの２値論理信号に交換するものであって、２
つの論理回路ＩＡ、ＩＢによって構成される。
各論理回路ＩＡ、ＩＢはそれぞれ標準的なＴＴＬによる
インバータであって、その一方の論理回路ＩＡの入力し
き値ＶｔｈＡが他方の論理回路ＩＢの入力しきい値Ｖｔ
ｈＢよりも高く設定されている。
インバータであって、その一方の論理回路ＩＡの入力し
き値ＶｔｈＡが他方の論理回路ＩＢの入力しきい値Ｖｔ
ｈＢよりも高く設定されている。
これにより、両輪理回路ＩＡ、ＩＢの各入力しきい値Ｖ
ｔ、ｈＡ、ＶｔｈＢが互いに異ならせられている。
ｔ、ｈＡ、ＶｔｈＢが互いに異ならせられている。
一方の論理回路ＩＡは、バイポーラトランジスタＱＩＡ
と抵抗ＲＩＡとになる入力段、バイアｆ？−ラトランジ
スタＱ２Ａと抵抗Ｒ２Ａ、Ｒ３Ａとによりエミッタフォ
ロワ駆動段、およびバイポーラトランジスタＱ３Ａによ
るオープンコレクタ出力段によって構成されている。同
様に、他方の論理回路ＩＢも、バイポーラトランジスタ
ＱＩＢと抵抗ＲＩＢとによる入力段、バイポーラトラン
ジスタＱ２Ｂと抵抗Ｒ２Ｂ、Ｒ３Ｂとによりエミッタフ
ォロワ駆動段、およびバイポーラトランジスタ０３Ｂに
よるオープンコレクタ出力段によって構成されている。
と抵抗ＲＩＡとになる入力段、バイアｆ？−ラトランジ
スタＱ２Ａと抵抗Ｒ２Ａ、Ｒ３Ａとによりエミッタフォ
ロワ駆動段、およびバイポーラトランジスタＱ３Ａによ
るオープンコレクタ出力段によって構成されている。同
様に、他方の論理回路ＩＢも、バイポーラトランジスタ
ＱＩＢと抵抗ＲＩＢとによる入力段、バイポーラトラン
ジスタＱ２Ｂと抵抗Ｒ２Ｂ、Ｒ３Ｂとによりエミッタフ
ォロワ駆動段、およびバイポーラトランジスタ０３Ｂに
よるオープンコレクタ出力段によって構成されている。
ここで、一方の論理回路ＩＡについては、その入力段と
駆動段の間にダイオードＤ１が直列に挿入されている。
駆動段の間にダイオードＤ１が直列に挿入されている。
このダイオードＤ１の順方向降下電圧分だけ、一方の論
理回路ＩＡの入力しきい値ＶｔｈＡが高められている。
理回路ＩＡの入力しきい値ＶｔｈＡが高められている。
なお、上記ダイオードＤ１には、ショットキーバリヤ・
ダイオードＤ２が逆向きに並列接続されているが、この
並列ダイオードＤ２は駆動段トランジスタＱ２Ａのベー
ス残留電荷の放電経路を確保するように機能する。
ダイオードＤ２が逆向きに並列接続されているが、この
並列ダイオードＤ２は駆動段トランジスタＱ２Ａのベー
ス残留電荷の放電経路を確保するように機能する。
他方の論理回路ＩＢについては、特に手を加えておらず
、標準ＴＴＬそのままの構成となっている。
、標準ＴＴＬそのままの構成となっている。
ここで、ちなみに、上記２つの論理回路ＩＡ。
ＩＢの入力しきい値ＶｔｈＡ、ＶｔｈＢはそれぞれ次の
ように計算される。
ように計算される。
一方の論理回路１Ａの入力しきい値ＶｔｈＡは、Ｖｔｈ
Ａ＝ＶｂｅＱ Ｉ Ａ−ＶｂｃＱ Ｉ Ａ＋ＶｆＤ １
＋ＶｂｅＱ２Ａ＋ＶｂｅＱ３Ａとなる。
Ａ＝ＶｂｅＱ Ｉ Ａ−ＶｂｃＱ Ｉ Ａ＋ＶｆＤ １
＋ＶｂｅＱ２Ａ＋ＶｂｅＱ３Ａとなる。
ここで、ＶｂｅＱＩＡはトランジスタＱＩＡのベース・
エミッタ間電圧、ＶｂｃＱＩＡはトランジスタＱＩＡの
ベース・コレクタ間電圧、ＶｆＤｌはショットキーダイ
オードＤＩの順方向降下電圧、ＶｂｅＱ２Ａはトランジ
スタＱ２Ａのベース・エミッタ間電圧、ＶｂｅＱ３Ａは
トランジスタＱ３Ａのベース・エミッタ間電圧をそれぞ
れ示す。
エミッタ間電圧、ＶｂｃＱＩＡはトランジスタＱＩＡの
ベース・コレクタ間電圧、ＶｆＤｌはショットキーダイ
オードＤＩの順方向降下電圧、ＶｂｅＱ２Ａはトランジ
スタＱ２Ａのベース・エミッタ間電圧、ＶｂｅＱ３Ａは
トランジスタＱ３Ａのベース・エミッタ間電圧をそれぞ
れ示す。
他方の論理回路ＩＢの入力しきい値ＶｔｈＢは、Ｖｔｈ
Ｂ＝ＶｂｅＱＩ Ｂ−ＶｂｃＱＩ Ｂ＋ＶｂｅＱ２Ｂ＋
ＶｂａＱ３Ｂとなる。
Ｂ＝ＶｂｅＱＩ Ｂ−ＶｂｃＱＩ Ｂ＋ＶｂｅＱ２Ｂ＋
ＶｂａＱ３Ｂとなる。
ここで、ＶｂｅＱ Ｉ ＢはトランジスタＱＩＢのベー
ス・エミッタ間電圧、ＶｂｃＱ Ｉ Ｂはトランジスタ
ＱＩＢのベース・コレクタ間電圧、ＶｂｅＱ２Ｂはトラ
ンジスタＱ２Ｂのベース・エミッタ間電圧、ＶｂｅＱ３
ＢはトランジスタＱ３Ｂのベース・エミッタ間電圧をそ
れぞれ示す。
ス・エミッタ間電圧、ＶｂｃＱ Ｉ Ｂはトランジスタ
ＱＩＢのベース・コレクタ間電圧、ＶｂｅＱ２Ｂはトラ
ンジスタＱ２Ｂのベース・エミッタ間電圧、ＶｂｅＱ３
ＢはトランジスタＱ３Ｂのベース・エミッタ間電圧をそ
れぞれ示す。
上述した２つの論理回路ＩＡ、ＩＢは、その論理入力側
が互いに共通接続されて多値論理入力となる。また、そ
の論理出力側がそれぞれ２値の論理出力ｏｕｔＡ 、
ｏｕｔＢとなる。各２値論理出力ｏｕｔＡ、 ｏｕｔＢ
はそれぞれ適当な負荷抵抗ＲＬＡ。
が互いに共通接続されて多値論理入力となる。また、そ
の論理出力側がそれぞれ２値の論理出力ｏｕｔＡ 、
ｏｕｔＢとなる。各２値論理出力ｏｕｔＡ、 ｏｕｔＢ
はそれぞれ適当な負荷抵抗ＲＬＡ。
ＲＬＢを介して電源Ｖｃｅ側にプルアップされる。
各論理回路ＩＡ、１Ｂから個々に出力される２値論理出
力ｏｕｔＡ、ｏｕｔＢは、そのままでも２値の論理信号
として利用することができるが、例えば第１図に示すよ
うなデコーダ３によって択一的な選択信号ＸＩ、Ｘ２．
Ｘ３にデコードすることもできる。
力ｏｕｔＡ、ｏｕｔＢは、そのままでも２値の論理信号
として利用することができるが、例えば第１図に示すよ
うなデコーダ３によって択一的な選択信号ＸＩ、Ｘ２．
Ｘ３にデコードすることもできる。
第１図中に示すデコーダ３は、電源Ｖｃｃと接地電位と
の間に２つずつ直列接続された６個のｎチャンネルＭＯ
３ｆｆｉ界効果トランジスタｍ１〜ｍ６Ｊ３よび電源Ｖ
ｃｅ側にそれぞれ直列接続された３個の抵抗Ｒ４，Ｒ５
，Ｒ６によって構成されている。
の間に２つずつ直列接続された６個のｎチャンネルＭＯ
３ｆｆｉ界効果トランジスタｍ１〜ｍ６Ｊ３よび電源Ｖ
ｃｅ側にそれぞれ直列接続された３個の抵抗Ｒ４，Ｒ５
，Ｒ６によって構成されている。
このデコーダ３の入力側にはインバータ２Ａ。
２Ｂが設けられている。このインバータ２Ａ。
２Ｂによって上記２値論理出力ｏｕｔＡ 、 ｏｕｔ
Ｂが正論理と負論理に振分けられる。デコーダ３は、そ
の正論理と負論理とに振分けられた論理信号から３つの
選択信号ＸＩ、Ｘ２．Ｘ３を作成して出力する。
Ｂが正論理と負論理に振分けられる。デコーダ３は、そ
の正論理と負論理とに振分けられた論理信号から３つの
選択信号ＸＩ、Ｘ２．Ｘ３を作成して出力する。
第２図は第１図に示すた回路の動作例を示す。
第２図において、多値論理人力Ｖｉｎの電圧レベルが最
も低い′Ｌ″のレベルにあるとき（ＶｔｈＡ＞ Ｖｔｈ
Ｂ ＞ Ｖｉｎ） 、上記の２つの論理回路ＩＡ。
も低い′Ｌ″のレベルにあるとき（ＶｔｈＡ＞ Ｖｔｈ
Ｂ ＞ Ｖｉｎ） 、上記の２つの論理回路ＩＡ。
ＩＢはいずれも非能動状態にある。つまり、その論理出
力ｏｕｔＡ 、 ｏｕｔ Ｂが共に１１ Ｈ′１となる
。このときデコード出力の方は選択信号ｘｌだけが能動
となる。
力ｏｕｔＡ 、 ｏｕｔ Ｂが共に１１ Ｈ′１となる
。このときデコード出力の方は選択信号ｘｌだけが能動
となる。
多値論理人力Ｖｉｎの電圧レベルが他方の論理回路ＩＢ
の入力しきい値ＶｔｈＢよりも高いが、一方の論理回路
ＩＡの入力しきい値ＶｔｈＡよりも低い中間レベル゛′
Ｍ″をとると（ＶｔｈＡ ＞ Ｖｉｎ＞ Ｖｔｈ Ｂ
）。
の入力しきい値ＶｔｈＢよりも高いが、一方の論理回路
ＩＡの入力しきい値ＶｔｈＡよりも低い中間レベル゛′
Ｍ″をとると（ＶｔｈＡ ＞ Ｖｉｎ＞ Ｖｔｈ Ｂ
）。
他方の論理回路ＩＢだけが能動化される。これより、一
方の論理出力ｏｕｔＡがＩＩ Ｈ＃、他方の論理出力ｏ
ｕｔ Ｂがｒｒ Ｌ ｎ となる。このとき、デコード
出力の方は選択信号Ｘ２だけが能動となる。
方の論理出力ｏｕｔＡがＩＩ Ｈ＃、他方の論理出力ｏ
ｕｔ Ｂがｒｒ Ｌ ｎ となる。このとき、デコード
出力の方は選択信号Ｘ２だけが能動となる。
そして、多値論理入力Ｖｉｎの電圧レベルが３つの論理
レベル１１ Ｌ ＋１ 、 ’ｌ Ｍ ｊｌ 、
ｌ’ Ｈ１１の中量も高い“Ｈ”ノＬ／べ／Ｌ／ ４Ｃ
なると（Ｖｉｎ＞ ＶｔｈＡ ＞ Ｖｔｈ Ｂ ）、上
記２つの論理回路ＩＡ、１Ｂはいずれも能動化される。
レベル１１ Ｌ ＋１ 、 ’ｌ Ｍ ｊｌ 、
ｌ’ Ｈ１１の中量も高い“Ｈ”ノＬ／べ／Ｌ／ ４Ｃ
なると（Ｖｉｎ＞ ＶｔｈＡ ＞ Ｖｔｈ Ｂ ）、上
記２つの論理回路ＩＡ、１Ｂはいずれも能動化される。
これにより、その論理出力ｏｕｔＡ、 ｏｕｔＢは共に
Ｈ′″となる。このとき、デコード出力の方はＸ３だけ
が能動となる。
Ｈ′″となる。このとき、デコード出力の方はＸ３だけ
が能動となる。
以上のように、標準的なＴＴＬの回路に若干の手を加え
るだけの簡単な構成でもって、多値の論理信号を２値の
論理信号に変換することができる。
るだけの簡単な構成でもって、多値の論理信号を２値の
論理信号に変換することができる。
さらに、その多値−２値論理変換回路は、ＴＴＬなどの
論理回路が形成されている半導体集積回路装置内に、植
生導体集積回路装置の製造プロセスなどになんらの変更
を加えることなく、簡単に形成することができる。
論理回路が形成されている半導体集積回路装置内に、植
生導体集積回路装置の製造プロセスなどになんらの変更
を加えることなく、簡単に形成することができる。
第３図はこの発明による多値−２値論理変換回路の第２
実施例を示す。
実施例を示す。
同図に示す多値−２値論理変換回路１は、基本的には第
１図に示したものと同様である。その相違点だけについ
て説明すると、ここでは３つの論理回路ＩＡ、 ＩＢ、
ＩＣによって４値の論理信号を２値の論理信号に変換す
るように構成してνする。
１図に示したものと同様である。その相違点だけについ
て説明すると、ここでは３つの論理回路ＩＡ、 ＩＢ、
ＩＣによって４値の論理信号を２値の論理信号に変換す
るように構成してνする。
各論理回路ＩＡ、ＩＢ、ＩＣはそれぞれＴＴＬインバー
タを基本として、その一部にしきい値調整用のダイオー
ドＤｌを付加したものである。
タを基本として、その一部にしきい値調整用のダイオー
ドＤｌを付加したものである。
第１の論理回路ＩＡは、バイポーラトランジスタＱＩＡ
と抵抗ＲＩＡとによる入力段、バイポーラ１〜ランジス
タＱ２Ａと抵抗Ｒ２Ａ、Ｒ３Ａとによるエミッタフォロ
ワ駆動段、およびバイポーラトランジスタＱ３Ａによる
。オープンコレクタ出力段によって構成されている。同
様に、第２の論理回路ＩＢは、バイポーラトランジスタ
ＱＩＢと抵抗ＲＩＢとによる入力段、バイポーラトラン
ジスタＱ２Ｂと抵抗Ｒ２Ｂ、Ｒ３Ｂとによるエミッタフ
ォロワ駆動段、およびバイポーラトランジスタＱ３Ｂに
よるオープンコレクタ出力段によって構成されている。
と抵抗ＲＩＡとによる入力段、バイポーラ１〜ランジス
タＱ２Ａと抵抗Ｒ２Ａ、Ｒ３Ａとによるエミッタフォロ
ワ駆動段、およびバイポーラトランジスタＱ３Ａによる
。オープンコレクタ出力段によって構成されている。同
様に、第２の論理回路ＩＢは、バイポーラトランジスタ
ＱＩＢと抵抗ＲＩＢとによる入力段、バイポーラトラン
ジスタＱ２Ｂと抵抗Ｒ２Ｂ、Ｒ３Ｂとによるエミッタフ
ォロワ駆動段、およびバイポーラトランジスタＱ３Ｂに
よるオープンコレクタ出力段によって構成されている。
さらに、これも同様に、第３の論理回路ＩＣは、バイポ
ーラトランジスタＱＩＣとによりエミッタフォロワ駆動
段、およびノくイボーラトランジスタＱ３Ｃによるオー
プンコレクタ出力段によって構成されている。
ーラトランジスタＱＩＣとによりエミッタフォロワ駆動
段、およびノくイボーラトランジスタＱ３Ｃによるオー
プンコレクタ出力段によって構成されている。
ここで、第１および第２の論理回路ＩＡ、１．８につい
ては、その入力段と駆動段の間に入力しきい値調整用の
ダイオードＤ１がそれぞれ直列に挿入されている。この
場合、第１の論理回路】Ａには上記ダイオードＤ１が２
つ直列に接続され、第２の論理回路ＩＢには上記ダイオ
ードＤ１が１つだけ接続されている。また、第３の論理
回路ＩＣにはしきい値ｌ調整用のダイオードＤ１が挿入
されていない。これにより、３つの論理回路ＩＡ。
ては、その入力段と駆動段の間に入力しきい値調整用の
ダイオードＤ１がそれぞれ直列に挿入されている。この
場合、第１の論理回路】Ａには上記ダイオードＤ１が２
つ直列に接続され、第２の論理回路ＩＢには上記ダイオ
ードＤ１が１つだけ接続されている。また、第３の論理
回路ＩＣにはしきい値ｌ調整用のダイオードＤ１が挿入
されていない。これにより、３つの論理回路ＩＡ。
ＩＢ、ＩＣはそれぞれ互いに異なる入力しきい値ｖｔｈ
Ａ、ｖｔｈＢ、ｖｔｈｃ （ＶｔｈＡ＞Ｖｔ、ｈＢ＞
ＶｔｈＣ）をもつようになっている。
Ａ、ｖｔｈＢ、ｖｔｈｃ （ＶｔｈＡ＞Ｖｔ、ｈＢ＞
ＶｔｈＣ）をもつようになっている。
上述したように、互にい入力しきい値の異なる３つの論
理回路ＩＡ、ＩＢ、ＩＣを用いると、その異なる３つの
入力しきい値でもって４つのレベルをもつ多値論理信号
を弁別して２値の論理信号に変換することができる多値
−２値論理変換回路を構成することができる。そして、
その場合も、その多値−２値論理変換回路は、ＴＴＬな
との論理回路に若干の手を加えるだけでもって非常に簡
単に構成することができる。
理回路ＩＡ、ＩＢ、ＩＣを用いると、その異なる３つの
入力しきい値でもって４つのレベルをもつ多値論理信号
を弁別して２値の論理信号に変換することができる多値
−２値論理変換回路を構成することができる。そして、
その場合も、その多値−２値論理変換回路は、ＴＴＬな
との論理回路に若干の手を加えるだけでもって非常に簡
単に構成することができる。
第４図はこの発明による多値−２値論理変換回路の第３
実施例を示す。
実施例を示す。
同図に示す多値−２値論理変換回路１は、３値の論理レ
ベルをもつ多値論理信号を２値論理信号に変換するもの
であって、その基本的な構成は、前述したものとほぼ同
様である。ただ、ここでは。
ベルをもつ多値論理信号を２値論理信号に変換するもの
であって、その基本的な構成は、前述したものとほぼ同
様である。ただ、ここでは。
前記論理回路としてＣ−ＭＯ３論理回路ＩＡ。
ＩＢが使用されている。各Ｃ−ＭＯＳ論理回路ＩＡ、Ｉ
Ｂはそれぞれインバータであって、ＰチャンネルＭＯ８
電界効果トランジスタｍｉＡ。
Ｂはそれぞれインバータであって、ＰチャンネルＭＯ８
電界効果トランジスタｍｉＡ。
ｍｌＢとｎチャンネルＭＯ３電界効果トランジスタｍ２
Ａ、ｍ２Ｂによって構成される。この場合、２つのＣ−
ＭＯ３論理回路ＩＡ、ＩＢをそれぞれ構成するＣ−Ｍｏ
５電界効果トランジスタｍｌＡとｍ２ＡおよびｍｌＢと
ｍ２Ｂは、そのゲート幅Ｗとチャンネル長しのいわゆる
Ｗ／Ｌが互いに異ならせである。そして、このＷ／Ｌを
異ならせることにより、各Ｃ−ＭＯＳ論理回路ＩＡ、］
、Ｂの入力しきい値ＶｔｈＡ、ＬｔｈＢを互いに異なら
せるようにしている。このようにして互いに異なる入力
しきい値ＶｔｈＡ、Ｖｔ、ｈＢをもたせられたＣ−ＭＯ
５論理回路ＩＡ、ＩＢによっても、前述したのと同様に
多値−２値論理変換回路】を簡単に構成することができ
る。さらに、この実施例で注目すべきことは、各論理回
路ＩＡ、ＩＢの入力しきい値の設定がＣ−ＭＯＳｆｆ１
界効果トランジスタの機械的寸法を操作するだけでもっ
て行なえ、入力しきい値調整のためのダイオードが不要
になっているということである。これにより、構成の一
層の簡略化が達成されている。
Ａ、ｍ２Ｂによって構成される。この場合、２つのＣ−
ＭＯ３論理回路ＩＡ、ＩＢをそれぞれ構成するＣ−Ｍｏ
５電界効果トランジスタｍｌＡとｍ２ＡおよびｍｌＢと
ｍ２Ｂは、そのゲート幅Ｗとチャンネル長しのいわゆる
Ｗ／Ｌが互いに異ならせである。そして、このＷ／Ｌを
異ならせることにより、各Ｃ−ＭＯＳ論理回路ＩＡ、］
、Ｂの入力しきい値ＶｔｈＡ、ＬｔｈＢを互いに異なら
せるようにしている。このようにして互いに異なる入力
しきい値ＶｔｈＡ、Ｖｔ、ｈＢをもたせられたＣ−ＭＯ
５論理回路ＩＡ、ＩＢによっても、前述したのと同様に
多値−２値論理変換回路】を簡単に構成することができ
る。さらに、この実施例で注目すべきことは、各論理回
路ＩＡ、ＩＢの入力しきい値の設定がＣ−ＭＯＳｆｆ１
界効果トランジスタの機械的寸法を操作するだけでもっ
て行なえ、入力しきい値調整のためのダイオードが不要
になっているということである。これにより、構成の一
層の簡略化が達成されている。
〔効果〕
（１）互いに入力しきい値の異なる複数の論理回路を設
けて、その共通入力に多値論理信号を入力させるように
構成することによって、多値論理信号を２値論理信号に
変換する操作を、標準的な論理回路に若干の手を加える
だけの非常に簡単な構成でもって行なえ、これにより例
えば、論理用半導体集積回路装置内にも簡単に形成する
ことができる。という効果が得られる。
けて、その共通入力に多値論理信号を入力させるように
構成することによって、多値論理信号を２値論理信号に
変換する操作を、標準的な論理回路に若干の手を加える
だけの非常に簡単な構成でもって行なえ、これにより例
えば、論理用半導体集積回路装置内にも簡単に形成する
ことができる。という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記論理回
路はＩＩＬ（インテグレーテッド・インジェクション・
ロジック）あルいはバイポーラトランジスタとＭＯ３′
Ｉ！！界効果トランジスタとからなるＢｉ−ＭＯ８型論
理回路などであってもよい。また、論理しきい値をより
人とするためにダイオードＤｉをショットキーダイオー
ドとせず、コレクタ・ペースショートのダイオードとし
てもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記論理回
路はＩＩＬ（インテグレーテッド・インジェクション・
ロジック）あルいはバイポーラトランジスタとＭＯ３′
Ｉ！！界効果トランジスタとからなるＢｉ−ＭＯ８型論
理回路などであってもよい。また、論理しきい値をより
人とするためにダイオードＤｉをショットキーダイオー
ドとせず、コレクタ・ペースショートのダイオードとし
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である多値−２値論理変換
技術に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、Ａ／Ｄ変換技術などにも適
用できる。少なくともアナログ要素を含む信号を論理信
号に変換する条件のものには適用できる。
をその背景となった利用分野である多値−２値論理変換
技術に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、Ａ／Ｄ変換技術などにも適
用できる。少なくともアナログ要素を含む信号を論理信
号に変換する条件のものには適用できる。
第１図はこの発明による多値−２値論理変換回路の第１
実施例を示す回路図、 第２図は第１図に示した回路の動作を示すタイミングチ
ャート。 第３図はこの発明による多値−２値論理変換回路の第２
実施例を示す回路図、 第４図はこの発明による多値−２値論理変換回路の第３
実施例を示す回路図である。 １・・多値−２値論理変換回路、ＩＡ、ＩＢ。 ＩＣ・・・論理回路、ＶｔｈＡ・・論理回路ＩＡの入力
しきい値、ＶｔｈＢ・・・論理回路ＩＢの入力しきい値
、Ｖｉｎ・・・多値論理入力、ｏｕｔＡ ｒ ｏｕｔＢ
・・２値論理出力、２Ａ、２Ｂ・・・インバータ、３・
デコーダ、ＸＩ、Ｘ２．Ｘ３ ・デコード出力、ＱＩ
Ａ。 ＱＩＢ、Ｑ２Ａ、Ｑ２Ｂ、Ｑ３Ａ、Ｑ３Ｂ・・・ＴＴＬ
を構成するためのバイポーラトランジスタ、ｍｌ、ｍ２
．ｍ３．ｍ４．ｍ５．ｍ６゛−ｎチャシネ９ＭＯ８電界
効果トランジスタ、ＲＩＡ。 ＲＩＢ、ＲＩＣ，Ｒ２Ａ、Ｒ２Ｂ、Ｒ２Ｏ。 Ｒ３Ａ、Ｒ３Ｂ、Ｒ２Ｏ・・・ＴＴＬを構成するための
抵抗、Ｄｌ・・入力しきい値を設定するためのダイオー
ド、Ｄ２・・ベース残留電荷放電用ダイオード、Ｄ３・
・入力保護用ダイオード、ｍｌＡ。 ｍｌＢ・・・ＰチャンネルＭｏ１ｉ界効果トランジスタ
、ｍ２Ａ、ｍ２Ｂ−ｎチャンネルＭＯ８電界効果トラン
ジスタ。 第 ２ 図 Ｈ＋ 第 ４ 図 一１４只−
実施例を示す回路図、 第２図は第１図に示した回路の動作を示すタイミングチ
ャート。 第３図はこの発明による多値−２値論理変換回路の第２
実施例を示す回路図、 第４図はこの発明による多値−２値論理変換回路の第３
実施例を示す回路図である。 １・・多値−２値論理変換回路、ＩＡ、ＩＢ。 ＩＣ・・・論理回路、ＶｔｈＡ・・論理回路ＩＡの入力
しきい値、ＶｔｈＢ・・・論理回路ＩＢの入力しきい値
、Ｖｉｎ・・・多値論理入力、ｏｕｔＡ ｒ ｏｕｔＢ
・・２値論理出力、２Ａ、２Ｂ・・・インバータ、３・
デコーダ、ＸＩ、Ｘ２．Ｘ３ ・デコード出力、ＱＩ
Ａ。 ＱＩＢ、Ｑ２Ａ、Ｑ２Ｂ、Ｑ３Ａ、Ｑ３Ｂ・・・ＴＴＬ
を構成するためのバイポーラトランジスタ、ｍｌ、ｍ２
．ｍ３．ｍ４．ｍ５．ｍ６゛−ｎチャシネ９ＭＯ８電界
効果トランジスタ、ＲＩＡ。 ＲＩＢ、ＲＩＣ，Ｒ２Ａ、Ｒ２Ｂ、Ｒ２Ｏ。 Ｒ３Ａ、Ｒ３Ｂ、Ｒ２Ｏ・・・ＴＴＬを構成するための
抵抗、Ｄｌ・・入力しきい値を設定するためのダイオー
ド、Ｄ２・・ベース残留電荷放電用ダイオード、Ｄ３・
・入力保護用ダイオード、ｍｌＡ。 ｍｌＢ・・・ＰチャンネルＭｏ１ｉ界効果トランジスタ
、ｍ２Ａ、ｍ２Ｂ−ｎチャンネルＭＯ８電界効果トラン
ジスタ。 第 ２ 図 Ｈ＋ 第 ４ 図 一１４只−
Claims (1)
- 【特許請求の範囲】 １、３以上のレベルをとる多値論理信号を２値の論理信
号に変換する多値−２値論理変換回路であって、互いに
入力しきい値の異なる複数の論理回路を設け、この複数
の論理回路の各入力側に多値論理信号を共通に入力させ
るとともに、各論理回路の論理出力側からそれぞれ２値
変換された論理信号を取り出すようにしたことを特徴と
する多値−２値論理変換回路。 ２、上記論理回路がＴＴＬ（トランジスタ・トランジス
タ・ロジック）であることを特徴とする特許請求の範囲
第１項記載の多値−２値論理変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164994A JPS6143827A (ja) | 1984-08-08 | 1984-08-08 | 多値−２値論理変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164994A JPS6143827A (ja) | 1984-08-08 | 1984-08-08 | 多値−２値論理変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143827A true JPS6143827A (ja) | 1986-03-03 |
Family
ID=15803818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164994A Pending JPS6143827A (ja) | 1984-08-08 | 1984-08-08 | 多値−２値論理変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143827A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175735A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 入力バッファ |
| JP2020043479A (ja) * | 2018-09-11 | 2020-03-19 | アンリツ株式会社 | Ｐａｍデコーダおよびｐａｍデコード方法と誤り検出装置および誤り検出方法 |
| JP2020043480A (ja) * | 2018-09-11 | 2020-03-19 | アンリツ株式会社 | Ｐａｍデコーダおよびｐａｍデコード方法と誤り検出装置および誤り検出方法 |
-
1984
- 1984-08-08 JP JP59164994A patent/JPS6143827A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175735A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 入力バッファ |
| JP2020043479A (ja) * | 2018-09-11 | 2020-03-19 | アンリツ株式会社 | Ｐａｍデコーダおよびｐａｍデコード方法と誤り検出装置および誤り検出方法 |
| JP2020043480A (ja) * | 2018-09-11 | 2020-03-19 | アンリツ株式会社 | Ｐａｍデコーダおよびｐａｍデコード方法と誤り検出装置および誤り検出方法 |
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