JPS6138641B2 - - Google Patents

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JPS6138641B2
JPS6138641B2 JP11742178A JP11742178A JPS6138641B2 JP S6138641 B2 JPS6138641 B2 JP S6138641B2 JP 11742178 A JP11742178 A JP 11742178A JP 11742178 A JP11742178 A JP 11742178A JP S6138641 B2 JPS6138641 B2 JP S6138641B2
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bias
output stage
effect transistors
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JP11742178A
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JPS5545202A (en
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Gichu Oota
Tooru Sanbe
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Hitachi Ltd
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Hitachi Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors

Description

【発明の詳細な説明】 本発明は低周波増幅器、特にプシシユプル増幅
器に関するものであり、詳しくはこれら増幅器の
バイアス回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to low frequency amplifiers, particularly push-pull amplifiers, and more particularly to bias circuits for these amplifiers.

近年、オーデイオアンプの高性能化、高出力化
にともない、オーデイオアンプの出力段には通常
純コンプリメンタリーB級プツシユプル回路が使
用される。第1図に従来のバイアス回路をもつ純
コンプリメンタリーソースホロアB級プツシユプ
ル回路を示す。第1図において1はNチヤネルエ
ンハンスメント型MOSFFH、2はPチヤネルエ
ンハンスメント型MOSFFT、3は負荷、4,5
は電源、6は定電流源、7はダイオード、8は
NPNトランジスタ、9,10は抵抗、11は結
合コンデンサ、12は信号源である。第1図の動
作を簡単に説明する。MOSFET1,2のゲート
電位すなわちNPNトランジスタ8のコレクタ電
位は無信号時にはバイアス抵抗9,10により出
力MOSFHT1,2のソース接続点が零になるよ
うにバイアスされている。今信号源12より信号
が印加されると信号はNPNトランジスタ8によ
り逆位相に増巾され信号の正の半サイクルでは
MOSFET2が導通状態、MOSFET1は非導通状
態となり電流は負荷3からMOSFET2を通して
電源5に流れる。信号の負の半サイクルでは
MOSFET1が導通状態、MOSFET2は非導通状
態となり、電源4からMOSFET1を通して負荷
3に電流が流れる。こうして負荷3には信号に比
例した電流が供給される。ダイオード7は無信号
時に無信号電流をMOSFET1,2に流し、クロ
スオーバ歪を除去するためのバイアス回路であ
る。
In recent years, as audio amplifiers have improved in performance and output, a pure complementary class B push-pull circuit is usually used in the output stage of the audio amplifier. FIG. 1 shows a pure complementary source follower B-class push-pull circuit with a conventional bias circuit. In Figure 1, 1 is an N-channel enhancement type MOSFFH, 2 is a P-channel enhancement type MOSFFT, 3 is a load, 4, 5
is a power supply, 6 is a constant current source, 7 is a diode, 8 is a
NPN transistors, 9 and 10 are resistors, 11 is a coupling capacitor, and 12 is a signal source. The operation shown in FIG. 1 will be briefly explained. The gate potential of the MOSFETs 1 and 2, that is, the collector potential of the NPN transistor 8, is biased by bias resistors 9 and 10 so that the source connection point of the output MOSFETs 1 and 2 becomes zero when there is no signal. Now, when a signal is applied from the signal source 12, the signal is amplified to the opposite phase by the NPN transistor 8, and in the positive half cycle of the signal,
MOSFET2 is in a conductive state, MOSFET1 is in a non-conductive state, and current flows from the load 3 to the power supply 5 through the MOSFET2. In the negative half cycle of the signal
MOSFET1 becomes conductive, MOSFET2 becomes non-conductive, and current flows from power supply 4 to load 3 through MOSFET1. In this way, the load 3 is supplied with a current proportional to the signal. The diode 7 is a bias circuit that allows a no-signal current to flow through the MOSFETs 1 and 2 when there is no signal, and removes crossover distortion.

一般にB級プツシユプル回路の歪の原因には、
大きく分けて増幅素子の入出力特性の非直線性に
よる歪とスイツチングによる歪との2つになる。
入出力特性の非直線性による歪はさらに2つに分
けられる。それは第2図に示される一般の半導体
増幅素子の入出力特性の原点近傍の小電流領域に
おける極端な非直線性と、より大電流領域におけ
るゆるやかな非直線性に起因するものである。前
者に起因するものは一般にクロスオーバ歪と呼ば
れ、後者に起因する歪に較べてその量ははなはだ
しく大きい。後者の歪はその量が少なく。かつそ
れは一般の負帰還増幅器においては負帰還により
実用上無視できる程度に小さくすることが可能で
ある。
Generally, the causes of distortion in class B push-pull circuits include:
Distortion can be broadly divided into two types: distortion due to nonlinearity of the input/output characteristics of the amplifier element and distortion due to switching.
Distortion due to nonlinearity of input/output characteristics can be further divided into two types. This is due to the extreme nonlinearity in the small current region near the origin of the input/output characteristics of the general semiconductor amplifying element shown in FIG. 2, and the gradual nonlinearity in the larger current region. The distortion caused by the former is generally called crossover distortion, and its amount is much larger than the distortion caused by the latter. The amount of the latter distortion is small. Moreover, it can be reduced to a practically negligible level by negative feedback in a general negative feedback amplifier.

ここでクロスオーバー歪についてさらに説明す
るとともに、第1図におけるダイオード7の働き
を補足説明する。第3図に示すような純コンプリ
メンタリプツシユプル回路の入出力特性は第2図
の入出力特性を合成すれば得られる。すなわち合
成された入出力特性は第4図に示すようになる。
入力電圧として正弦波を印加した場合の出力電流
は第5図に示すごとく電流零の点を横ぎるクロス
オーバ(cross over)近傍でははなはだしく歪ん
だものとなる。これがクロスオーバー歪である。
このクロスオーバー歪を除去するためには、あら
かじめ第6図に示すように入力に対して一定の直
流バイアスを与えておき、合成した入出力特性が
第7図に示すようにグラフの原点を通る直線とな
るようにすればよい。こうすれば入力電圧に正弦
波を加えた場合の出力電流は第8図に示すごとく
歪のない正弦波となる。第1図におけるダイオー
ド7には定電流源6により一定電流が供給される
ので、ダイオード7のアノード・カソード間には
一定電圧が生じている。したがつてダイオード7
は第6図における直流バイアス用電池と同じ働き
を行い、クロスオーバー歪を除去する役目をはた
す。このようにして第1図の回路においては、ク
ロスオーバー歪が除去される。
Here, the crossover distortion will be further explained, and the function of the diode 7 in FIG. 1 will be supplementarily explained. The input/output characteristics of a pure complementary push-pull circuit as shown in FIG. 3 can be obtained by combining the input/output characteristics of FIG. 2. That is, the combined input/output characteristics are as shown in FIG.
When a sine wave is applied as the input voltage, the output current becomes extremely distorted near the crossover where the current is zero, as shown in FIG. This is crossover distortion.
In order to remove this crossover distortion, a constant DC bias is applied to the input in advance as shown in Figure 6, and the combined input/output characteristics pass through the origin of the graph as shown in Figure 7. It should be a straight line. In this way, when a sine wave is added to the input voltage, the output current becomes a sine wave without distortion as shown in FIG. Since a constant current is supplied to diode 7 in FIG. 1 by constant current source 6, a constant voltage is generated between the anode and cathode of diode 7. Therefore diode 7
performs the same function as the DC bias battery in FIG. 6, and serves to eliminate crossover distortion. In this way, crossover distortion is eliminated in the circuit of FIG.

一方スイツチング歪は半導体増幅素子が導通状
態から非導通状態へ、またはその逆に非導通状態
から導通状態へと遷移する時に生ずる歪であり、
この歪は半導体増幅素子が非導通状態から導通状
態あるいは導通状態から非導通状態に遷移する場
合の時間遅れに起因する。この歪の周波数成分は
高次の成分から成り立つている。通常の負帰還増
幅器の負帰還量はたとえば1KHzの周波数では
40dB程度であるが、20KHzの周波数では15dB程
度となり、さらに周波数が大きくなると負帰還量
は減少する。一般に20KHzの周波数の信号におけ
るスイツチング歪の成分は40KHz、60KHz、80K
Hz、100KHz,……と高次にわたるが、上記の理
由でこれらに対する負帰還量は皆無に等しくな
り、負帰還による歪の低減効果ははなはだしく損
なわれる。第1図の回路のバイアス回路では、
MOSFET1,2は交互に導通、非導通状態を繰
り返すのでスイツチング歪を発生することは明ら
かである。そし前述から明らかなように、この歪
を負帰還により減少させることは、高域周波数の
信号に対しては非常に困難なものとなる。このよ
うに従来のB級プツシユプル回路では、高域周波
数において負帰還によるスイツチング歪の低減効
果が悪くなり、歪率の増加を招くので、B級プツ
シユプル回路を用いた音響機器は高域周波数での
音質が悪くなるという欠点をもつている。プツシ
ユプル回路における上記欠点の改善策として増幅
素子をスイツチング動作させないA級プツシユプ
ル回路が考えられるが、これはB級プツシユプル
回路にくらべ効率が著しく低いという欠点をも
つ。
On the other hand, switching distortion is the distortion that occurs when a semiconductor amplification element transitions from a conductive state to a non-conductive state, or vice versa, from a non-conductive state to a conductive state.
This distortion is caused by a time delay when the semiconductor amplifying element changes from a non-conducting state to a conducting state or from a conducting state to a non-conducting state. The frequency components of this distortion consist of higher-order components. For example, at a frequency of 1KHz, the negative feedback amount of a normal negative feedback amplifier is
It is about 40 dB, but at a frequency of 20 KHz it becomes about 15 dB, and as the frequency increases further, the amount of negative feedback decreases. Generally, the switching distortion components for a signal with a frequency of 20KHz are 40KHz, 60KHz, and 80KHz.
Hz, 100KHz, etc., but for the above-mentioned reason, the amount of negative feedback for these is equal to zero, and the distortion reduction effect of negative feedback is greatly impaired. In the bias circuit of the circuit in Figure 1,
It is clear that switching distortion occurs because MOSFETs 1 and 2 alternately repeat conductive and non-conductive states. As is clear from the above, it is extremely difficult to reduce this distortion by negative feedback for high frequency signals. In this way, in conventional class B push-pull circuits, the effect of reducing switching distortion due to negative feedback deteriorates at high frequencies, leading to an increase in the distortion rate. It has the disadvantage of poor sound quality. A class-A push-pull circuit in which the amplifying element is not switched is considered as a solution to the above-mentioned drawbacks of the push-pull circuit, but this has the drawback that the efficiency is significantly lower than that of the class-B push-pull circuit.

本発明の目的は、上記した従来技術の欠点をな
くし、B級プツシユプル回路において、従来の効
率を損なうことなく、スイツチング歪の発生を防
止するバイアス回路を提供するにある。
SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and to provide a bias circuit that prevents switching distortion in a class B push-pull circuit without impairing the efficiency of the prior art.

本発明は上記目的を達成するために、B級プツ
シユプル回路において、これを構成する半導体増
幅素子が導通、非導通という遷移を行なうことに
よつて生ずるスイツチング歪を発生させないよう
にするために、常に半導体増幅素子を導通状態に
しておくべく半導体増幅素子の入力端子、接地端
子間に定電流特性をもつ電界効果トランジスタを
バイアス回路として挿入した点に特徴がある。
In order to achieve the above-mentioned object, the present invention always prevents the occurrence of switching distortion caused by the transition between conduction and non-conduction in the semiconductor amplification element constituting the B-class push-pull circuit. The feature is that a field effect transistor with constant current characteristics is inserted as a bias circuit between the input terminal of the semiconductor amplification element and the ground terminal in order to keep the semiconductor amplification element in a conductive state.

第9図に本発明の一実施例を示す。図において
第1図と同一符号は同一物を示し、13はPチヤ
ネルエンハンスメント型MOSFET、14はNチ
ヤネルエンハンスメント型MOSFETである。P
チヤネル及びNチヤネルエンハンスメント型
MOSFET13,14が本発明によるバイアス回
路を構成する。以下このバイアス回路の動作を説
明する。第9図においてPチヤネルエンハンスメ
ント型MOSFET13のソース電極、ゲート電極
は出力段を構成するNチヤネルエンハンスメント
型MOSFET1のゲート電極、ソース電極にそれ
ぞれ接続され、かつNチヤネルエンハンスメント
型MOSFET14のソース電極、ゲート電極は出
力段を構成するPチヤネルエンハンスメント型
MOSFET2のゲート電極、ソース電極にそれぞ
れ接続されている。またバイアス回路を構成する
Pチヤネル及Nチヤネルエンハンスメント型
MOSFET13,14のドレイン電極同士が接続
されている。このようなバイアス回路を
MOSFET1,2の各ゲート電極間に接続し、出
力段を構成するPチヤネル及びNチヤネルエンハ
ンスメント型MOSFET1,2を定電流源6を負
荷とするNPNトランジスタ8で駆動する。この
ようにするとPチヤネル及びNチヤネルエンハン
スメント型MOSFET13,14は定電流源6に
よつて一定電流にバイアスされることになる。周
知のように一般のエンハンスメント型MOSFET
の出力特性は第10図に示されるように、破線で
示される境界によつて三極管特性領域(図中、破
線の左側)と、飽和特性領域(破線の右側)の2
つに分けられる。そしてこれらの領域は一般に次
の関係にある。三極管特性領域では(1)式が成立
し、 ID=−β〔(VGS−Vth)VDS−1/2VDS 〕 … (1) 飽和特性領域では(2)式が成立する。また破線の境 ID=−β/2(VGS−Vth …(2) 界は(3)式で表わされる。ここでIDはドレイン電 VDS=VGS−Vth …(3) 流、VGSはゲート・ソース間電圧、VDSはドレイ
ン・ソース間電圧、Vthはしきい電圧、βは定数
である。また上式においてこれらの値はNチヤネ
ルエンハンスメント型素子ではVGS−Vth>0:
th>0;VGS>0;β<0;VD,ID>0であ
り、他方Pチヤネルエンハンスメント型素子では
GS−Vth<0;Vth<0;VGS<0;β>0;
D,ID<0である。このような特性をもつエン
ハンスメント型MOSFETを一定電流IBiasでバイ
アスした場合のVGSとVDSの関係を考える。今簡
単のためにVGS≫Vthとし、Vth≒0とすると第
11図に示すようになる。第11図の特性は第1
0図から容易に類推することができる。第10図
においてI(Bias)として一定電流を仮定するとVD
>VGSのときはVDSに無関係にVGSはVGS(Bias)
の一定値となる。第11図A点から右がそれを示
している。また第10図においてVDS<VGSとす
るとI(Bias)を流すためにはVGSは大きくならな
ければならない。これが第11図のA点より左側
を示す。これらの関係は式(1),(2)より求めること
もできる。
FIG. 9 shows an embodiment of the present invention. In the figure, the same reference numerals as in FIG. 1 indicate the same parts, 13 is a P-channel enhancement type MOSFET, and 14 is an N-channel enhancement type MOSFET. P
Channel and N-channel enhancement type
MOSFETs 13 and 14 constitute a bias circuit according to the present invention. The operation of this bias circuit will be explained below. In FIG. 9, the source electrode and gate electrode of P-channel enhancement type MOSFET 13 are connected to the gate electrode and source electrode of N-channel enhancement type MOSFET 1 constituting the output stage, and the source electrode and gate electrode of N-channel enhancement type MOSFET 14 are P channel enhancement type that constitutes the output stage
Connected to the gate electrode and source electrode of MOSFET2, respectively. In addition, P channel and N channel enhancement types that make up the bias circuit
The drain electrodes of MOSFETs 13 and 14 are connected to each other. A bias circuit like this
The P-channel and N-channel enhancement type MOSFETs 1 and 2, which are connected between the gate electrodes of the MOSFETs 1 and 2 and constitute an output stage, are driven by an NPN transistor 8 with a constant current source 6 as a load. In this way, the P-channel and N-channel enhancement type MOSFETs 13 and 14 are biased to a constant current by the constant current source 6. As is well known, the general enhancement type MOSFET
As shown in Fig. 10, the output characteristics are divided into the triode characteristic region (on the left side of the broken line in the figure) and the saturation characteristic region (on the right side of the broken line) by the boundary indicated by the broken line.
It can be divided into These areas generally have the following relationship. In the triode characteristic region, equation (1 ) is established, and in the saturation characteristic region, equation ( 2 ) is established. Also, the broken line boundary I D =-β/2 (V GS -V th ) 2 (2) is expressed by equation (3). Here, I D is the drain current V DS = V GS − V th (3) current, V GS is the gate-source voltage, V DS is the drain-source voltage, V th is the threshold voltage, and β is a constant. be. In addition, in the above equation, these values are V GS −V th >0 for an N-channel enhancement type device:
V th >0; V GS >0; β <0; V D , I D > 0, while for P-channel enhancement type devices V GS −V th <0; V th <0; V GS <0;>0;
V D , ID <0. Consider the relationship between V GS and V DS when an enhancement MOSFET with such characteristics is biased with a constant current I Bias . For simplicity, let V GS ≫V th and V th ≒0, as shown in FIG. 11. The characteristics in Figure 11 are the first
This can be easily inferred from Figure 0. In Figure 10, assuming a constant current as I (Bias) , V D
When S > V GS , V GS is V GS (Bias) regardless of V DS
becomes a constant value. This is shown on the right from point A in Figure 11. Furthermore, in FIG. 10, if V DS <V GS , then V GS must become large in order to allow I (Bias) to flow. This shows the left side of point A in FIG. These relationships can also be determined from equations (1) and (2).

第9図のバイアス回路の動作を理解するため
に、バイアス回路を構成するPチヤネル及びNチ
ヤネルエンハンスメント型MOSFET13,14
は同一の電気的特性をもつ((1),(2)式中のβとV
thは同一値であり、VDSとIDの符号が異なるこ
と)と仮定する。またソースホロアB級プツシユ
プル回路を構成するNチヤネル及びPチヤネルエ
ンハンスメント型MOSFET1,2も同一の電気
的特性をもち、バイアス回路用のPチヤネル及び
Nチヤネルエンハンスメント型MOSFET13,
14とは半導体基板の面積比が異なるものとす
る。すなわち(1),(2)式中のβが面積比だけ異な
り、ある同一バイアス条件――たとえばゲート・
ソース間電圧VGS=VGS(Bias)でバイアス回路用
MOSFETのドレイン電流が1mAだとすれば、出
力段用MOSFETが100倍の面積とすると、出力段
用MOSFETには100mAのドレイン電流が流れる
とする。さらに第9図において、定電流源による
バイアス電流IBIASを1mAとすると、無信号時
にはバイアス回路用MOSFET13,14のドレ
イン・ソース間には、第11図に示すように各々
DS=VGS(Bias)の電圧がたつている。したがつ
てMOSFET13,14のソース間には2・|VG
S(Bias)|の電圧がたち、各々のMOSFET1,2
のゲート・ソース間にはVGS(Bias)の電圧がたつ
ている。したがつてこのバイアス回路用
MOSFET13,14のゲート・ソース間電圧VG
S(Bias)により、出力段MOSFET1,2のゲー
ト・ソース間はVGS(Bias)の電圧でバイアスされ
る。そして出力段には先程の仮定、すなわち面積
比が1:100であり、特性が等しいことからIBIA
が1mAであれば、出力段MOSFET1,2には
無信号電流100mAが流れる。しかしながらこの
電流は負荷3には流れない。そしてこのVGS(Bias
の電圧は第1図におけるダイオード7と同一の
働きをし、B級プツシユプル回路のクロスオーバ
歪を除去する働きをする。
In order to understand the operation of the bias circuit shown in FIG.
have the same electrical characteristics (β and V in equations (1) and (2)
It is assumed that th is the same value and V DS and ID have different signs. Furthermore, the N-channel and P-channel enhancement type MOSFETs 1 and 2 that constitute the source follower B-class push-pull circuit have the same electrical characteristics, and the P-channel and N-channel enhancement type MOSFETs 13 and 2 for the bias circuit, respectively, have the same electrical characteristics.
It is assumed that the area ratio of the semiconductor substrate is different from 14. In other words, β in equations (1) and (2) differs only in area ratio, and under certain same bias conditions—for example, gate
Source voltage V GS = V GS (Bias) for bias circuit
If the drain current of the MOSFET is 1mA, and the area of the output stage MOSFET is 100 times larger, a drain current of 100mA will flow through the output stage MOSFET. Further, in FIG. 9, if the bias current I BIAS from the constant current source is 1 mA, then when there is no signal, between the drain and source of the bias circuit MOSFETs 13 and 14, as shown in FIG. 11, V DS = V GS ( Bias) voltage is high. Therefore, there is a voltage of 2.|V G between the sources of MOSFETs 13 and 14.
S (Bias) | voltage rises, each MOSFET 1, 2
A voltage of V GS (Bias) is applied between the gate and source of. Therefore, for this bias circuit
Gate-source voltage V G of MOSFETs 13 and 14
S (Bias) biases the gates and sources of the output stage MOSFETs 1 and 2 with a voltage of V GS (Bias) . And since the output stage is based on the previous assumption that the area ratio is 1:100 and the characteristics are equal, I BIA
If S is 1 mA, a no-signal current of 100 mA flows through the output stage MOSFETs 1 and 2. However, this current does not flow to the load 3. And this V GS(Bias
) has the same function as the diode 7 in FIG. 1, and functions to eliminate crossover distortion of the class B push-pull circuit.

次に信号として第12図aに示す正弦波を考え
る。NPNトランジスタ8のコレクタ電位は信号
に比例して逆位相で、第12図bのように変化す
る。NPNトランジスタ8のコレクタ電位が上昇
すると出力段MOSFET1,2のソース電位も
ほゞこれと同じだけ零より上昇する。この電圧上
昇は、出力段MOSFET1のゲート・ソース間電
圧言い換えればバイアス用MOSFET13のゲー
ト・ソース間電圧が増加し電源4より負荷3に流
れる電流が増えることによる。つまりこの時、バ
イアス用MOSFET13のゲート・ソース間電圧
はドレイン電流すなわちIBiasが一定のためVGS(
Bias)よりも大きくなる。したがつて第11図より
分るように、バイアス用MOSFET13のドレイ
ン・ソース間電圧は減少する。ドライバー用
MOSFET13,14のソース電極間の電圧は、
出力段MOSFET1,2のゲート電極間の電圧に
等しいから、上記のバイアス用MOSFET13の
ドレイン・ソース間の電圧減少分はバイアス用
MOSFET14のドレイン・ソース間電圧の増加
によりおぎなわれる。このとき、ドライバー用
MOSFET14のドレイン・ソース間電圧はVGS(
Bias)より大きくなるが、第11図に示すようにそ
のゲート・ソース間の電圧はVGS(Bias)に固定さ
れたままであり、この電圧により出力段
MOSFET2のゲート・ソース間がバイアスされ
る。それ故に負荷3およびMOSFET2を通して
電源5から無信号時と同じ一定電流100mAが流
される。
Next, consider the sine wave shown in FIG. 12a as a signal. The collector potential of the NPN transistor 8 changes in proportion to the signal and in opposite phase as shown in FIG. 12b. When the collector potential of the NPN transistor 8 rises, the source potentials of the output stage MOSFETs 1 and 2 also rise from zero by approximately the same amount. This voltage increase is due to an increase in the gate-source voltage of the output stage MOSFET 1, in other words, an increase in the gate-source voltage of the bias MOSFET 13, and an increase in the current flowing from the power supply 4 to the load 3. In other words, at this time, the gate-source voltage of the bias MOSFET 13 is V GS (
Bias) . Therefore, as can be seen from FIG. 11, the drain-source voltage of the bias MOSFET 13 decreases. for screwdriver
The voltage between the source electrodes of MOSFETs 13 and 14 is
Since it is equal to the voltage between the gate electrodes of output stage MOSFETs 1 and 2, the voltage decrease between the drain and source of MOSFET 13 for bias described above is for bias.
This is achieved by increasing the drain-source voltage of MOSFET 14. At this time, for the driver
The drain-source voltage of MOSFET14 is V GS(
However, as shown in Figure 11, the voltage between the gate and source remains fixed at V GS (Bias) , and this voltage causes the output stage to
The gate and source of MOSFET2 are biased. Therefore, a constant current of 100 mA, which is the same as when there is no signal, flows from the power source 5 through the load 3 and the MOSFET 2.

一方、NPNトランジスタ8のコレクタ電位が
下降すると、上記と同様にして出力段MOSFET
1,2のソース電位は零より下降する。この電圧
下降は、出力段MOSFET2のゲート・ソース間
電圧が増加し、負荷3を通して電源5より電流を
流すとによる。このとき、バイアス用MOSFET
14のゲート・ソース間電圧はVGS(Bias)よりも
大きくなり、ドレイン・ソース間電圧はVGS(Bias
よりも減少する。この減少分は同じバイアス用
MOSFET13のドレイン・ソース間電圧がVGS(
Bias)よりも増加することによりおぎなわれる。こ
のときバイアス用MOSFET13のドレイン・ソ
ース間の電圧はVGS(Bias)よりも大きく、ゲー
ト・ソース間の電圧はVGS(Bias)に固定されたま
まであり、この電圧により出力段MOSFET1の
ゲート・ソース間はバイアスされ電源4より負荷
3に一定電流(100mA)が流される。
On the other hand, when the collector potential of NPN transistor 8 falls, the output stage MOSFET is
The source potentials of 1 and 2 fall below zero. This voltage drop is caused by an increase in the gate-source voltage of the output stage MOSFET 2, causing current to flow from the power source 5 through the load 3. At this time, the bias MOSFET
The gate-source voltage of No. 14 is greater than V GS (Bias) , and the drain-source voltage is V GS (Bias).
) . This decrease is for the same bias
The drain-source voltage of MOSFET13 is V GS(
Bias) . At this time, the voltage between the drain and source of the bias MOSFET 13 is higher than V GS (Bias) , the voltage between the gate and source remains fixed at V GS (Bias) , and this voltage causes the gate and source of the output stage MOSFET 1 to A bias is applied between the sources, and a constant current (100 mA) is applied to the load 3 from the power source 4.

第12図cにそれぞれのMOSFET1,2,1
3,14のゲート・ソース間電圧(曲線VGS-1,
13;VGS-2,14)およびドレイン・ソース間電圧
(曲線VDS-13;VDS-14)の関係を示す。また第1
2図dには出力段MOSFET1,2のドレイン電
流ID-1,ID-2および負荷に流れる電流IRの関
係を示す。第12図dから明らかなごとく、本発
明によれば出力段MOSFET1,2は常に導通状
態におかれることになり、導通、非導通を繰り返
すことによるスイツチング歪は発生せず、高域周
波数での音質改善がはかられる。また出力段用
MOSFET1,2のVGS(Bias)による電流値を通常
のB級プツシユプル回路の無信号電流と同一にえ
らべば、回路の効率は通常のB級プツシユプル回
路と変ることはない。
Figure 12c shows each MOSFET 1, 2, 1.
3, 14 gate-source voltage (curve V GS-1,
13 ; V GS-2,14 ) and the drain-source voltage (curve V DS-13 ; V DS-14 ). Also the first
FIG. 2d shows the relationship between the drain currents ID-1 and ID-2 of the output stage MOSFETs 1 and 2 and the current I R flowing through the load. As is clear from FIG. 12d, according to the present invention, the output stage MOSFETs 1 and 2 are always in a conductive state, and switching distortion due to repeated conduction and non-conduction does not occur, and the Sound quality will be improved. Also for output stage
If the current value due to V GS (Bias) of MOSFETs 1 and 2 is selected to be the same as the non-signal current of a normal class B push-pull circuit, the efficiency of the circuit is the same as that of a normal class B push-pull circuit.

第13図に本発明の他の実施例を示す。第9図
の動作説明ではVth0としたが、Vth≠0の場
合にはバイアス用MOSFET13,14のソース
電極間には2{|VGS(Bias)|+|Vth|}の電
圧がたつている。したがつて無信号時には出力段
MOSFET1,2のゲート電極間には2{|VGS(
Bias)|+|Vth|}の電圧がたち、それぞれのゲ
ート・ソース電極間にはVGS(Bias)の電圧がた
ち、2{|VGS(Bias)|+|Vth|}=2|VGS(Bi
as)|という不都合なことが起る。第13図はこ
の不都合を解決するものである。同図において第
9図と同一符号は同一物を示し、15,16は抵
抗である。出力段MOSFET1,2のゲート・ソ
ース間に立つVGS(Bias)によつて流れるドレイン
電流Ipと抵抗15,16の抵抗値Rとの積であ
るIpRの電圧がVthに等しくなるようにRの値
を設定すれば、先に述べた不都合は起らないこと
は明らかである。第13図における動作は第9図
のそれと同一であるので、説明は省略する。
FIG. 13 shows another embodiment of the present invention. In the operation explanation of FIG. 9, V th is 0, but if V th ≠ 0, a voltage of 2 {|V GS(Bias) |+|V th |} is applied between the source electrodes of the bias MOSFETs 13 and 14. It's rickety. Therefore, when there is no signal, the output stage
Between the gate electrodes of MOSFETs 1 and 2, there is a voltage of 2|V GS(
Bias) |+|V th |} voltage rises, and a voltage of V GS(Bias) rises between each gate and source electrode, 2{|V GS(Bias) |+|V th |}=2 |VGS (Bi
as) | An inconvenient event occurs. FIG. 13 solves this problem. In this figure, the same symbols as in FIG. 9 indicate the same parts, and 15 and 16 are resistors. The voltage of I p R, which is the product of the drain current I p flowing due to V GS (Bias) between the gate and source of output stage MOSFETs 1 and 2 and the resistance value R of resistors 15 and 16, becomes equal to V th . It is clear that if the value of R is set as such, the above-mentioned disadvantage will not occur. Since the operation in FIG. 13 is the same as that in FIG. 9, the explanation will be omitted.

第9図において出力段MOSFET1,2の無信
号時電流を調整する手段としてはバイアス用
MOSFET13,14を駆動する定電流源6の電
流値を変化させればよい。つまり第10図におけ
るIBIASの値を変化させてVGS(Bias)の値を変化
させ、出力段MOSFET1,2のゲート・ソース
間バイアス電圧VGS(Bias)を変化させればよい。
第14図は出力段MOSFET1,2の無信号時電
流を調整することができるようにした本発明の他
の実施例を示す。同図において第9,13図と同
一符号は同一物を示し、17,18は抵抗器であ
る。抵抗17,18はバイアス用MOSFET1
3,14に流れる電流による電圧降下により、バ
イアス用MOSFET13,14の基板に対してバ
イアスをかけ、等価的に静特性を変化させるもの
である。このために第9図と同一のMOSFETを
用いた場合、定電流源電流IBIASが同じでもゲー
ト・ソース間に現われる電圧はVGS(Bias)とは異
なつたものとなる。それ故に出力段MOSFET
1,2のゲート・ソース間バイアス電圧も異な
り、第9図と異なる無信号電流を流しうる。この
無信号電流を連続的に変化させるためには抵抗1
7,18を可変抵抗器に変えればよい。第14図
の動作も第9図と同一であるので説明は省略す
る。
In Figure 9, the means for adjusting the no-signal current of output stage MOSFETs 1 and 2 is for bias.
What is necessary is to change the current value of the constant current source 6 that drives the MOSFETs 13 and 14. That is, the value of I BIAS in FIG. 10 may be changed to change the value of V GS (Bias) , and the gate-source bias voltage V GS (Bias) of the output stage MOSFETs 1 and 2 may be changed.
FIG. 14 shows another embodiment of the present invention in which the non-signal current of the output stage MOSFETs 1 and 2 can be adjusted. In this figure, the same reference numerals as in FIGS. 9 and 13 indicate the same components, and 17 and 18 are resistors. Resistors 17 and 18 are bias MOSFET 1
The voltage drop caused by the current flowing through MOSFETs 3 and 14 applies a bias to the substrates of bias MOSFETs 13 and 14, equivalently changing the static characteristics. For this reason, when the same MOSFET as in FIG. 9 is used, the voltage appearing between the gate and source will be different from V GS (Bias) even if the constant current source current I BIAS is the same. Therefore the output stage MOSFET
The bias voltages between the gates 1 and 2 are also different, and a non-signal current different from that shown in FIG. 9 can flow. In order to continuously change this no-signal current, a resistor of 1
All you have to do is change 7 and 18 to variable resistors. The operation in FIG. 14 is also the same as that in FIG. 9, so the explanation will be omitted.

上記の各実施例においては出力段にエンハンス
メント型MOSFETを使用した場合について説明
したが、バイアス用MOSFETに飽和特性を有す
るエンハンスメント型を用いた場合には出力段に
同じエンハンスメント型のバイポーラトランジス
タを用いれば同じ効果が得られるのは明らかであ
る。この場合出力段のバイポーラトランジスタは
ダーリントン接続とし入力インピーダンスを高め
る必要がある。また出力段にデイプレツシヨン型
MOSFETを用いた場合にはバイアス用MOSFET
に同じ飽和特性を有するデイプレツシヨン型
MOSFETを用いれば同じ効果が得られることも
明らかである。また出力段に飽和特性を有しない
素子を用いる場合は、バイアス用素子に飽和特性
を有するものを用いればよい。つまり出力段素子
と同じ入力特性を有し、出力特性に飽和特性を有
する素子をバイアス用素子として用いればよい。
In each of the above embodiments, the case where an enhancement type MOSFET is used in the output stage has been explained, but if an enhancement type MOSFET with saturation characteristics is used as the bias MOSFET, it is possible to use the same enhancement type bipolar transistor in the output stage. It is clear that the same effect can be obtained. In this case, the bipolar transistor in the output stage must be connected to Darlington to increase the input impedance. Also, the output stage is of depreciation type.
If MOSFET is used, bias MOSFET
depletion type with the same saturation characteristics as
It is also clear that the same effect can be achieved using MOSFETs. Furthermore, when an element that does not have saturation characteristics is used in the output stage, a bias element that has saturation characteristics may be used. In other words, an element that has the same input characteristics as the output stage element and has saturation characteristics in its output characteristics may be used as the biasing element.

以上のように本発明によれば従来のB級プツシ
ユプル回路における効率を損うことなくスイツチ
ング歪を除去することができ、著るしく高域周波
数での音質改善を行なうことができる。
As described above, according to the present invention, switching distortion can be removed without impairing the efficiency of the conventional B-class push-pull circuit, and the sound quality at high frequencies can be significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のB級プツシユプル回路例を示す
図、第2図はMOSFETの入出力特性図、第3図
はMOSFETを用いた純コンプリメンタリー接続
例を示す図、第4図は第3図の入出力特性図、第
5図は第3図の出力電流波形図、第6図はクロス
オーバー歪を除去するためにバイアス電源を挿入
した従来の純コンプリメンタリー接続の回路例
図、第7図は第6図の入出力特性図、第8図は第
6図の出力電流波形図、第9,13,14図はそ
れぞれ本発明の実施例の回路図、第10図は
MOSFETの出力特性図、第11図は第10図の
MOSFETを定電流源で駆動した場合のゲート・
ソース電圧とドレイン・ソース電圧の関係を示す
図、第12図は本発明の一実施例である第9図の
回路の動作を説明する図である。 1,2…出力段MOSFET、3…負荷、6…定
電流源、12…入力信号源、13,14…バイア
ス用MOSFET。
Figure 1 shows an example of a conventional class B push-pull circuit, Figure 2 shows an input/output characteristic diagram of a MOSFET, Figure 3 shows an example of pure complementary connection using MOSFETs, and Figure 4 shows an example of a pure complementary connection using MOSFETs. Figure 5 is the output current waveform diagram of Figure 3, Figure 6 is an example of a circuit with a conventional pure complementary connection in which a bias power supply is inserted to remove crossover distortion, Figure 7 is the input/output characteristic diagram. is an input/output characteristic diagram of FIG. 6, FIG. 8 is an output current waveform diagram of FIG. 6, FIGS. 9, 13, and 14 are circuit diagrams of the embodiment of the present invention, and FIG.
MOSFET output characteristic diagram, Figure 11 is the same as Figure 10.
Gate voltage when MOSFET is driven by constant current source
FIG. 12 is a diagram showing the relationship between source voltage and drain-source voltage, and is a diagram explaining the operation of the circuit of FIG. 9, which is an embodiment of the present invention. 1, 2... Output stage MOSFET, 3... Load, 6... Constant current source, 12... Input signal source, 13, 14... Bias MOSFET.

Claims (1)

【特許請求の範囲】 1 ゲート電極、ドレイン電極、ソース電極を有
する第1の電界効果トランジスタと、該第1の電
界効果トランジスタと相補特性を有する第2の電
界効果トランジスタとを有し、該第1および第2
の電界効果トランジスタのソース電極同士を接続
した出力段回路と、 ゲート電極、ドレイン電極、ソース電極を有
し、そのソース接地伝達特性が該出力段回路の第
1の電界効果トランジタスとドレイン電流値のみ
に相似で、かつソース接地出力特性に定電流(飽
和)特性を有する第3の電界効果トランジスタ
と、該第3の電界効果トランジスタと相補特性を
有する第4の電界効果トランジスタとを有し、該
第3および第4の電界効果トランジスタのドレイ
ン電極同士を接続したバイアス用回路と、 該バイアス用回路に接続された定電流源と、 出力段回路の該第1および第2の電界効果トラ
ンジスタの接続点に接続された負荷とを具備し、 該出力段回路の第1および第2の電界効果トラ
ンジスタのゲート電極と、該バイアス用回路の第
3および第4の電界効果トランジスタのソース電
極とをそれぞれ接続し、 該出力段回路の第1および第2の電界効果トラ
ンジスタのソース電極と該バイアス用回路の第3
および第4の電界効果トランジスタのゲート電極
とをそれぞれ接続し、 該バイアス用回路の電界効果トランジスタのい
ずれか一方のソース電極に信号源を接続し、 無信号時にも、出力段回路に予定量の無信号電
流を流すように構成したことを特徴とするプツシ
ユプル増幅器。 2 出力段回路の第1および第2の電界効果トラ
ンジスタの各ソース電極と負荷との間に電圧降下
素子を挿入することにより、バイアス用回路の第
3および第4の電界効果トランジスタのしきい値
電圧を補償したことを特徴とする特許請求の範囲
第1項記載のプツシユプル増幅器。 3 各電界効果トランジスタが絶縁ゲート型であ
り、 バイアス用回路の第3および第4の電界効果ト
ランジスタの基板電極をそれぞれ、出力段回路の
第1および第2の電界効果トランジスタの各ゲー
ト電極に接続し、 バイアス用回路の第3および第4の電界効果ト
ランジスタのソース電極と出力段回路の第1およ
び第2の電界効果トランジスタのゲート電極との
間にそれぞれ電圧降下素子を挿入することによ
り、 出力段回路に流れる無信号電流の値を制御する
ことを特徴とする特許請求の範囲第1項または第
2項記載のプツシユプル増幅器。
[Claims] 1. A first field effect transistor having a gate electrode, a drain electrode, and a source electrode; and a second field effect transistor having complementary characteristics to the first field effect transistor; 1st and 2nd
It has an output stage circuit in which the source electrodes of field effect transistors are connected to each other, a gate electrode, a drain electrode, and a source electrode, and the source-grounded transfer characteristic is only the first field effect transistor and drain current value of the output stage circuit. and a fourth field effect transistor having complementary characteristics to the third field effect transistor; A bias circuit connecting the drain electrodes of the third and fourth field effect transistors, a constant current source connected to the bias circuit, and a connection between the first and second field effect transistors of the output stage circuit. the gate electrodes of the first and second field effect transistors of the output stage circuit and the source electrodes of the third and fourth field effect transistors of the biasing circuit, respectively; the source electrodes of the first and second field effect transistors of the output stage circuit and the third field effect transistor of the bias circuit;
and the gate electrode of the fourth field effect transistor, respectively, and a signal source is connected to the source electrode of one of the field effect transistors of the bias circuit, so that even when there is no signal, a predetermined amount of signal is sent to the output stage circuit. A push-pull amplifier characterized in that it is configured to allow a non-signal current to flow. 2 By inserting a voltage drop element between each source electrode of the first and second field effect transistors of the output stage circuit and the load, the threshold values of the third and fourth field effect transistors of the bias circuit can be adjusted. A push-pull amplifier according to claim 1, characterized in that the voltage is compensated. 3. Each field effect transistor is of an insulated gate type, and the substrate electrodes of the third and fourth field effect transistors of the bias circuit are connected to the gate electrodes of the first and second field effect transistors of the output stage circuit, respectively. By inserting voltage drop elements between the source electrodes of the third and fourth field effect transistors of the bias circuit and the gate electrodes of the first and second field effect transistors of the output stage circuit, respectively, the output 3. The push-pull amplifier according to claim 1, wherein the push-pull amplifier controls the value of the non-signal current flowing through the stage circuit.
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