JPS61335U - Mosインバ−タ回路 - Google Patents

Mosインバ−タ回路

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Publication number
JPS61335U
JPS61335U JP7145885U JP7145885U JPS61335U JP S61335 U JPS61335 U JP S61335U JP 7145885 U JP7145885 U JP 7145885U JP 7145885 U JP7145885 U JP 7145885U JP S61335 U JPS61335 U JP S61335U
Authority
JP
Japan
Prior art keywords
field effect
effect transistor
mos
load
inverter circuit
Prior art date
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Pending
Application number
JP7145885U
Other languages
English (en)
Inventor
良育 東迎
Original Assignee
富士通株式会社
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Publication date
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Publication of JPS61335U publication Critical patent/JPS61335U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第・1図は一般的なMOSインバータ回路を示す回路図
、第2図は一般的なMOS型電界効果トランジスタの1
。 =■。特性を示すグラフ、第3図はパンチスルー動作形
式のMOS型電界効果トランジスタの■。 =■。特性を示すグラフ、第4図は本考案に基づくイン
バータ回路を示す回路図である。 12・・・ドライバ用のMOS型電界効果トランジスタ
、13・・・制御入力端子、15・・・出力端子、41
・・・負荷用のパンチスルー動作形式のMOS型電界効
果トランジスタ。

Claims (1)

  1. 【実用新案登録請求の範囲】 負荷用のMOS型電界効果トランジスタQ1とドライバ
    用のMOS型電界効果トランジスタQ2とを直列接続し
    てなり、該直列接続がなされる接続点を出力端子とし前
    記MOS型電界効果トランジスタQ2のゲート電極を制
    御入力端子とするMOSインバータ回路において、 前記負荷用のMOS型電界効果トランジスタQがパンチ
    スルー動作形式のMOS型電界効果トランジスタからな
    り、 前記ドライバ用のMOS型電界効果トランジスタQ2が
    オフ状態になるとき、前記負荷用のMOS型電界効果ト
    ランジスタQのゲート電極への印加電圧が、該負荷用の
    MOS型電界効果トランジスタQ1の導電度を増大させ
    る値となり、前記ドライバ用のMOS型電界効果トラン
    ジスタQ2がオン状態になるとき、前記印加電圧が、前
    記負荷用のMOS型電界効果トランジスタQ1の導電度
    をほぼ零とする値となることを特徴とするMOSインバ
    ータ回路。
JP7145885U 1985-05-16 1985-05-16 Mosインバ−タ回路 Pending JPS61335U (ja)

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JP7145885U JPS61335U (ja) 1985-05-16 1985-05-16 Mosインバ−タ回路

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JPS61335U true JPS61335U (ja) 1986-01-06

Family

ID=30608971

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5056142A (ja) * 1973-09-13 1975-05-16

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5056142A (ja) * 1973-09-13 1975-05-16

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