JPS61287323A - デイジタル型パルス数判定回路 - Google Patents
デイジタル型パルス数判定回路Info
- Publication number
- JPS61287323A JPS61287323A JP12807885A JP12807885A JPS61287323A JP S61287323 A JPS61287323 A JP S61287323A JP 12807885 A JP12807885 A JP 12807885A JP 12807885 A JP12807885 A JP 12807885A JP S61287323 A JPS61287323 A JP S61287323A
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- JP
- Japan
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- circuit
- counter
- pulse
- output
- measured
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、一定時間内に入力されたパルス数が設定値
以上か否かを判定するディジタル型パルス数判定回路に
関する。
以上か否かを判定するディジタル型パルス数判定回路に
関する。
（従来技術とその問題点）
例えば、流路中に羽根車を配設し、この羽根車の回転を
検出するパルスジェネレータを設け、このパルスジェネ
レータから流量に比例した周波数のパルス信号を得るよ
うにした流量センサが知られている。このセンサの出力
を受けて、一定時間内で発生したパルス数（周波数）を
検出し、それが予め設定した基準値より大きいか小さい
かを判定し、何らかの機器を制御する。このような制御
装置は各種の分野で利用されている。
検出するパルスジェネレータを設け、このパルスジェネ
レータから流量に比例した周波数のパルス信号を得るよ
うにした流量センサが知られている。このセンサの出力
を受けて、一定時間内で発生したパルス数（周波数）を
検出し、それが予め設定した基準値より大きいか小さい
かを判定し、何らかの機器を制御する。このような制御
装置は各種の分野で利用されている。
上述のようにパルス数を判定する回路としては、次のよ
うなアナログ型回路とディジタル型回路とが従来から知
られていた。
うなアナログ型回路とディジタル型回路とが従来から知
られていた。
アナログ型回路では、被測定パルスを周波数／電圧変換
器に入力し、パルス周波数に対応した電圧信号を得て、
それを所定の基準電圧とアナログコンパレータで比較す
る。
器に入力し、パルス周波数に対応した電圧信号を得て、
それを所定の基準電圧とアナログコンパレータで比較す
る。
またディジタル型回路では、一定時間内のパルス数をカ
ウンタ（周波数カウンタ）で計数し、そのその計数値と
ディジタル設定器で設定した値とをディジタルコンパレ
ータで比較する。
ウンタ（周波数カウンタ）で計数し、そのその計数値と
ディジタル設定器で設定した値とをディジタルコンパレ
ータで比較する。
上記のアナログ型回路は、環境温度や電源電圧の変動の
影響を受けやすいという欠点があり、これを補うために
高度な温度補償回路や低電圧回路が必要となり、精度お
よび安定性のわりには回路構成が複雑になる。一方、デ
ィジタル型回路の信頼性、安定性は非常に高いが、従来
では被測定パルスを測定するカウンタおよび計数値と設
定値をとを比較するディジタルコンパレータを用いた構
成であるため、特にディジタルコンパレータに必要な素
子数が多く、高価格になるほか、回路の実装スペースが
大きくなるなどの問題があった。
影響を受けやすいという欠点があり、これを補うために
高度な温度補償回路や低電圧回路が必要となり、精度お
よび安定性のわりには回路構成が複雑になる。一方、デ
ィジタル型回路の信頼性、安定性は非常に高いが、従来
では被測定パルスを測定するカウンタおよび計数値と設
定値をとを比較するディジタルコンパレータを用いた構
成であるため、特にディジタルコンパレータに必要な素
子数が多く、高価格になるほか、回路の実装スペースが
大きくなるなどの問題があった。
（発明の目的）
この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、信頼性および安定性に優れたディジタル
型の回路で、しがも従来より少い素子数で構成できる安
価なディジタル型パルス数判定回路を提供することにあ
る。
、その目的は、信頼性および安定性に優れたディジタル
型の回路で、しがも従来より少い素子数で構成できる安
価なディジタル型パルス数判定回路を提供することにあ
る。
（発明の構成）
この発明に係るディジタル型パルス数判定回路は、被測
定パルスの計数期間を規定する所定周期のクロック信号
をつくるクロック信号発生回路と、このクロック信号に
よる計数開始タイミングでプリセット値を読み込み、そ
の後被測定パルスの入力毎にダウンカウント動作するプ
リセット可能なダウンカウンタと、このカウンタに上記
プリセット値を与える設定器と、上記計数開始タイミン
グでリセットされ、上記カウンタから出力されるボロー
信号によってセットされるフリップフロップと、上記計
数開始タイミングの直前で上記フリップフロップの出力
を読み込んで判定出力とするラッチ回路とを備えたもの
である。
定パルスの計数期間を規定する所定周期のクロック信号
をつくるクロック信号発生回路と、このクロック信号に
よる計数開始タイミングでプリセット値を読み込み、そ
の後被測定パルスの入力毎にダウンカウント動作するプ
リセット可能なダウンカウンタと、このカウンタに上記
プリセット値を与える設定器と、上記計数開始タイミン
グでリセットされ、上記カウンタから出力されるボロー
信号によってセットされるフリップフロップと、上記計
数開始タイミングの直前で上記フリップフロップの出力
を読み込んで判定出力とするラッチ回路とを備えたもの
である。
（実 施 例）
第１図はこの発明の一実施例による回路構成を示し、第
２図はその動作タイミングを示している。
２図はその動作タイミングを示している。
クロック発生回路１０は、周期がＴでＬレベル期間の幅
が狭い方形波の基本クロック信号ＧＫを出力する。基本
クロック信号ＧＫは立上り微分回路１２および立下り微
分回路１４に入力され、両回路から周期Ｔのリセット信
号ＲＥとラッチ信号Ｒ△が出力される。リセット信号Ｒ
Ｅは、基本クロック信号ＣＫの立上りタイミングで立下
る微小幅のネガティブパルスである。ラッチ信号ＲＡは
、基本クロック信号ＧＫの立下りタイミングで立下る微
小幅のネガティブパルスである。
が狭い方形波の基本クロック信号ＧＫを出力する。基本
クロック信号ＧＫは立上り微分回路１２および立下り微
分回路１４に入力され、両回路から周期Ｔのリセット信
号ＲＥとラッチ信号Ｒ△が出力される。リセット信号Ｒ
Ｅは、基本クロック信号ＣＫの立上りタイミングで立下
る微小幅のネガティブパルスである。ラッチ信号ＲＡは
、基本クロック信号ＧＫの立下りタイミングで立下る微
小幅のネガティブパルスである。
カウンタ１６はプリセット可能なダウンカウンタであっ
て、リセット信号ＲＥの立下りタイミング（計数開始タ
イミング）で設定器２０からプリセット値Ｎを読み込み
、その後、波形整形回路１８で方形波に整形された被測
定パルスＳ２の立下り毎にダウンカウント動作する。こ
のダウンカウントによって計数値がゼロになると（被測
定パルスＳ２がＮ介入力されると）、カウンタ１６から
ボロー信号Ｂが出力される（ＢがＬレベルになる）。こ
のボロー信号Ｂは、次のパルスＳ２によって入力ＩＮが
ＨレベルになるとＨレベルに復帰する。
て、リセット信号ＲＥの立下りタイミング（計数開始タ
イミング）で設定器２０からプリセット値Ｎを読み込み
、その後、波形整形回路１８で方形波に整形された被測
定パルスＳ２の立下り毎にダウンカウント動作する。こ
のダウンカウントによって計数値がゼロになると（被測
定パルスＳ２がＮ介入力されると）、カウンタ１６から
ボロー信号Ｂが出力される（ＢがＬレベルになる）。こ
のボロー信号Ｂは、次のパルスＳ２によって入力ＩＮが
ＨレベルになるとＨレベルに復帰する。
なお、第２図ではカウンタ１６を１０進カウンタとして
おり、計数値は２→１→Ｏ→９→８と変化する。設定器
２０は例えばＤＩＰ型ディジタルスイッチなどからなり
、０〜９間での任意の値を設定できる。第２図では、プ
リセット値Ｎを６としている。
おり、計数値は２→１→Ｏ→９→８と変化する。設定器
２０は例えばＤＩＰ型ディジタルスイッチなどからなり
、０〜９間での任意の値を設定できる。第２図では、プ
リセット値Ｎを６としている。
期間Ｔ内でＮ発以上の被測定パルスＳ２が入力されれば
、その期間Ｔ内でカウンタ１６からボロー信号Ｂが出力
される。期間Ｔ内で入力されたパルス数がＮに満たなけ
れば、ボロー信号Ｂは出力されず、リセット信号ＲＥに
よってＮからのダウンカウントを繰り返す。
、その期間Ｔ内でカウンタ１６からボロー信号Ｂが出力
される。期間Ｔ内で入力されたパルス数がＮに満たなけ
れば、ボロー信号Ｂは出力されず、リセット信号ＲＥに
よってＮからのダウンカウントを繰り返す。
フリップフロップ２２は、リセット信号ＲＥによって計
数開始タイミングでカウンタ１６とともにリセットされ
、ボロー信号Ｂがしレベルになるとセットされる。
数開始タイミングでカウンタ１６とともにリセットされ
、ボロー信号Ｂがしレベルになるとセットされる。
フリップフロップ２２の出力Ｑは、ラッチ信号ＲＡの立
下りタイミングで次段のラッチ回路２４に読み込まれ、
このラッチ回路２４の出力が判定出力ＯＵＴとなる。ラ
ッチ信号ＲＡの立下りは、リセット信５％ＲＥの立下り
の直前で生ずる。つまり、カウンタ１６による新たな周
期のパルス計数を開始する直前で、フリップフロップ２
２の出力Ｑがラッチ回路２４に読み込まれる。
下りタイミングで次段のラッチ回路２４に読み込まれ、
このラッチ回路２４の出力が判定出力ＯＵＴとなる。ラ
ッチ信号ＲＡの立下りは、リセット信５％ＲＥの立下り
の直前で生ずる。つまり、カウンタ１６による新たな周
期のパルス計数を開始する直前で、フリップフロップ２
２の出力Ｑがラッチ回路２４に読み込まれる。
以上の説明で明らかなように、各期間Ｔ内での入力パル
ス数がＮに満たなければ、ボロー信号Ｂは出力されず、
フリップフロップ２２はセットされず、ラッチ回路２４
からの判定出力ＯＵＴはＬレベルのままである。ある周
期の計数期間Ｔ内でＮ発以上のパルスが入力されると、
ボロー信号Ｂが出力されてフリップフロップ２２がセッ
トされ、その出力Ｑが次の周期の計数動作を開始する直
前でラッチ回路２４に読み込まれ、判定出力ＯＵＴがＨ
レベルとなる。
ス数がＮに満たなければ、ボロー信号Ｂは出力されず、
フリップフロップ２２はセットされず、ラッチ回路２４
からの判定出力ＯＵＴはＬレベルのままである。ある周
期の計数期間Ｔ内でＮ発以上のパルスが入力されると、
ボロー信号Ｂが出力されてフリップフロップ２２がセッ
トされ、その出力Ｑが次の周期の計数動作を開始する直
前でラッチ回路２４に読み込まれ、判定出力ＯＵＴがＨ
レベルとなる。
（発明の効果）
以上詳細に説明したように、この発明に係るディジタル
型パルス数判定回路は、プリセット可能なダウンカウン
タによって被測定パルスの計数と設定値との比較の両方
を行なっており、そのため従来のようにディジタルコン
パレータを用いて計数値と設定値との比較を行なう回路
に比べて構成は非常に簡単となり、安価に実現できる。
型パルス数判定回路は、プリセット可能なダウンカウン
タによって被測定パルスの計数と設定値との比較の両方
を行なっており、そのため従来のようにディジタルコン
パレータを用いて計数値と設定値との比較を行なう回路
に比べて構成は非常に簡単となり、安価に実現できる。
また、クロック信号の周期を短くすれば瞬間的な判定動
作となり、クロック信号の周期を長くすれば平均値的な
判定動作となるので、この回路の応用範囲は非常に広い
。勿論、ディジタル型回路の特徴である高安定性、高信
頼性を有している。
作となり、クロック信号の周期を長くすれば平均値的な
判定動作となるので、この回路の応用範囲は非常に広い
。勿論、ディジタル型回路の特徴である高安定性、高信
頼性を有している。
第１図はこの発明の一実施例によるディジタル型パルス
数判定回路のブロック図、第２図は同上回路の動作を示
すタイミングチャートである。 １０・・・・・・クロック発生回路 １２・・・・・・立上り微分回路 １４・・・・・・立下り微分回路 １６・・・・・・ダウンカウンタ １８・・・・・・波形整形回路 ２０・・・・・・設定器 ２２・・・・・・フリップフロップ ２４・・・・・・ラッチ回路
数判定回路のブロック図、第２図は同上回路の動作を示
すタイミングチャートである。 １０・・・・・・クロック発生回路 １２・・・・・・立上り微分回路 １４・・・・・・立下り微分回路 １６・・・・・・ダウンカウンタ １８・・・・・・波形整形回路 ２０・・・・・・設定器 ２２・・・・・・フリップフロップ ２４・・・・・・ラッチ回路
Claims (1)
- （１）被測定パルスの計数期間を規定する所定周期のク
ロック信号をつくるクロック信号発生回路と、このクロ
ック信号による計数開始タイミングでプリセット値を読
み込み、その後被測定パルスの入力毎にダウンカウント
動作するプリセット可能なダウンカウンタと、このカウ
ンタに上記プリセット値を与える設定器と、上記計数開
始タイミングでリセットされ、上記カウンタから出力さ
れるボロー信号によってセットされるフリップフロップ
と、上記計数開始タイミングの直前で上記フリップフロ
ップの出力を読み込んで判定出力とするラッチ回路とを
備えたディジタル型パルス数判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12807885A JPS61287323A (ja) | 1985-06-14 | 1985-06-14 | デイジタル型パルス数判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12807885A JPS61287323A (ja) | 1985-06-14 | 1985-06-14 | デイジタル型パルス数判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287323A true JPS61287323A (ja) | 1986-12-17 |
Family
ID=14975878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12807885A Pending JPS61287323A (ja) | 1985-06-14 | 1985-06-14 | デイジタル型パルス数判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287323A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147707A (en) * | 1978-05-11 | 1979-11-19 | Fujitsu Ltd | Monitor system for line error rate |
-
1985
- 1985-06-14 JP JP12807885A patent/JPS61287323A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147707A (en) * | 1978-05-11 | 1979-11-19 | Fujitsu Ltd | Monitor system for line error rate |
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