JPS61286952A - Multiple i/o control device - Google Patents

Multiple i/o control device

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Publication number
JPS61286952A
JPS61286952A JP12818785A JP12818785A JPS61286952A JP S61286952 A JPS61286952 A JP S61286952A JP 12818785 A JP12818785 A JP 12818785A JP 12818785 A JP12818785 A JP 12818785A JP S61286952 A JPS61286952 A JP S61286952A
Authority
JP
Japan
Prior art keywords
data
register
control device
tablet
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12818785A
Other languages
Japanese (ja)
Inventor
Akisane Sawatani
沢谷 明実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Engineering Co Ltd
Hitachi Ltd
Original Assignee
Hitachi Engineering Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi Engineering Co Ltd
Priority to JP12818785A priority Critical patent/JPS61286952A/en
Publication of JPS61286952A publication Critical patent/JPS61286952A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To transfer data from an I/O in an I/O control device directly to another I/O in the same I/O control device without passing the data through a processor by forming plural I/O registers, a data switching register and a data priority circuit to control plural I/Os. CONSTITUTION:A parallel/serial conversion register 6 and a serial/parallel conversion register 7 for two I/O devices, the data switching register 8 and the data priority circuit 9 are formed. Consequently, pen position coordinate data inputted from a tablet 4 can be simultaneously processed in a multiple I/O control device 5 and sent to a graphic display 3 without passing the data through the processor 1, so that the processing capacity of the processor 1 can be improved. In addition, high responsibility of operation is obtained by transferring the pen position coordinate data to the display 3 within a short time.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、Iloの制御に係り、特に、複数のIloを
制御し、かつI/O間のデータ転送を処理装置を介さず
に、I/O制御装置内で各I/Oへデータ転送を行うの
に好適なマルチI/O制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to control of Ilo, and in particular, to controlling a plurality of Ilo and transferring data between I/O without using a processing device. The present invention relates to a multi-I/O control device suitable for transferring data to each I/O within an O control device.

〔発明の背景〕[Background of the invention]

従来のI/O制御装置は、I/O毎、あるいは、複数の
Iloの制御の場合でも、各I/Oの間のデータ転送は
必ず処理装置を経由して行っていた。
In conventional I/O control devices, data transfer between each I/O is always performed via a processing device, even when controlling each I/O or a plurality of Ilo's.

そのため、I/O間での短時間のデータの受は渡しが出
来ず、かつ、処理装置がIloのデータ転送に処理時間
を取られ、システム全体の効率的なデータの処理を妨げ
ていた。
Therefore, data cannot be exchanged for a short period of time between I/Os, and the processing device takes processing time to transfer Ilo data, which hinders efficient data processing of the entire system.

なお、I/O間のデータ転送の例には、特開昭58−5
823号公報が挙げられる。
Note that, as an example of data transfer between I/O,
Publication No. 823 is mentioned.

(発明の目的〕 本発明の目的は、複数のIloを制御し、かつIloか
らのデータを処理装置を介さずに、I/O制御装置内で
他のIloへデータ転送を行う装置を提供することある
(Object of the Invention) An object of the present invention is to provide a device that controls a plurality of Ilo's and transfers data from the Ilo to other Ilo's within an I/O control device without going through a processing device. There are some things.

〔発明の概要〕[Summary of the invention]

本発明の要点は、I/O間のデータフォーマットが似て
いることを利用して、処理装置を介さず、I/O制御装
置を経由して、各I/O間のデータ転送をすることにあ
る。
The key point of the present invention is to utilize the fact that the data formats between I/Os are similar to transfer data between each I/O via an I/O control device without going through a processing device. It is in.

【発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を第1図、第2図、第3図、及
び第41!Iにより説明する。
An embodiment of the present invention will be described below with reference to FIGS. 1, 2, 3, and 41! This will be explained by I.

本実施例は、処理装置1と、メモリ2とグラフインクデ
ィスプレイ3と、タブレット4及び、ディスプレイ用デ
ータレジスタ/Oと、タブレット用データレジスタ11
と、データ切替レジスタ8と、データ優先回路9と、カ
ウンタ14と、パラレル/シリアル変換レジスタ6と、
シリアル/パラツル変換レジスタ7とから成るマルチI
/O制御装置5である。タブレット4からのペン位置座
標データをマルチI/O制御装置5を経由し、処理装置
1及びグラフィックディスプレイ3に表示、あるいは、
処理装置1からマルチI/O制御装置5を経由し、グラ
フィックディス3に渡す。
This embodiment includes a processing device 1, a memory 2, a graph ink display 3, a tablet 4, a display data register/O, and a tablet data register 11.
, a data switching register 8, a data priority circuit 9, a counter 14, a parallel/serial conversion register 6,
Multi-I consisting of serial/parallel conversion register 7
/O control device 5. The pen position coordinate data from the tablet 4 is displayed on the processing device 1 and the graphic display 3 via the multi-I/O control device 5, or
The data is passed from the processing device 1 to the graphic display 3 via the multi-I/O control device 5.

以下、実施例の動作について詳細を説明する。The operation of the embodiment will be described in detail below.

オペレータ操作のペンの座標データ(−ブロックデータ
32はコントロールデータ34の一バイトと座標データ
36の四バイトより構成される第3図(a))は、タブ
レット4からタブレットクロック24に同期し、シリア
ル/パラレル変換レジスタ7を経由し、タブレット用デ
ータレジスタ11にセットされる。データ受信の判定を
するスタートビット検出回路17の出力信号により割込
回路16が起動され、処理装置1に割込みが出力される
。処理装置1は、割込信号21に基づき、割込み受付毎
にタブレット用データレジスタ11よりデータを取込む
、一方、同じタブレット4からのデータは、データ切替
レジスタ8とデータ優先回路9にも送られる。データ優
先回路9は、まず、タブレット4からのコントロールデ
ータ34(゛・26=”O”、25=“0”、24=“
1”)をデーータ、゛デコーダ29によ、リチェックし
、タブレット4からのデータと判定し、パラレル/シリ
アル変換レジスタ6にタブレット4からのデータを通し
、ディスプレイクロック22に同期させ、グラフィック
ディスプレイ3に送る。データ優先回路9は、さらにス
ティタスレジスタ12のタブレットビジービット39を
II 1 #jにし、タブレット4からのデータ送出中
を処理装置1に知らせ、かつ、データーブロック32(
五バイト)送出完了まで、データ切替レジスタ8の出力
データにタブレット4からのデータを通す。5バイト送
出完了後、カウンタ14の出力信号によりデータ優先回
路9を初期状態にし、スティタスレジスタ12のタブレ
ットビジービット39をII O##とする。また、カ
ウンタ14の出力信号は、スティタスレジスタ12の転
送完了ビット41をat 1 nにする。
The coordinate data of the pen operated by the operator (-block data 32 is composed of one byte of control data 34 and four bytes of coordinate data 36 in FIG. 3(a)) is synchronized with the tablet clock 24 from the tablet 4 and serially transmitted. /It is set in the tablet data register 11 via the parallel conversion register 7. The interrupt circuit 16 is activated by the output signal of the start bit detection circuit 17 that determines data reception, and an interrupt is output to the processing device 1. Based on the interrupt signal 21, the processing device 1 reads data from the tablet data register 11 every time an interrupt is accepted.Meanwhile, data from the same tablet 4 is also sent to the data switching register 8 and the data priority circuit 9. . The data priority circuit 9 first receives the control data 34 from the tablet 4 (゛・26="O", 25="0", 24="
1") is data, the decoder 29 rechecks it and determines that it is the data from the tablet 4, passes the data from the tablet 4 to the parallel/serial conversion register 6, synchronizes it with the display clock 22, and displays the graphic display 3. The data priority circuit 9 further sets the tablet busy bit 39 of the status register 12 to II 1 #j, notifies the processing device 1 that data is being sent from the tablet 4, and also sends data to the data block 32 (
5 bytes) The data from the tablet 4 is passed through the output data of the data switching register 8 until the transmission is completed. After the completion of sending 5 bytes, the data priority circuit 9 is initialized by the output signal of the counter 14, and the tablet busy bit 39 of the status register 12 is set to IIO##. Further, the output signal of the counter 14 sets the transfer completion bit 41 of the status register 12 to at 1 n.

この動作をオペレータのペンの操作毎にくり返し、タブ
レット4からのデータを処理装置1とグラフィックディ
スプレイ3に同時に送出する。
This operation is repeated every time the operator operates the pen, and data from the tablet 4 is sent to the processing device 1 and the graphic display 3 at the same time.

次に、処理装置1からマルチ1 /’O制御装置5を経
由し、グラフィックディスプレイ3にデータを送る場合
、処理装置1は、マルチI/O制御装置5内のスティタ
スレジスタ12の内容を取込み、タブレットビジービッ
ト39が1/O #であることを確認し、ディスプレイ
用データレジスタ1oにディスプレイコントロールデー
タ35(データブロック33は、コントロールデータ3
5の一バイトと図形データ37の四バイトから成る。)
をセットする。データ優先回路9は、ディスプレイ用デ
ータレジスタ/Oの出力データよりディスプレイコント
ロールデータ35 (26=”0″、 25 =″″O
”、 24 =”O”)であることをデータデコーダ2
9より確認し、データ切替レジスタ8の出力にディスプ
レイ用データレジスタ/Oのデータを通し、パラレル/
シリアル変換レジスタ6を経由し。
Next, when sending data from the processing device 1 to the graphic display 3 via the multi I/O control device 5, the processing device 1 takes in the contents of the status register 12 in the multi I/O control device 5, Confirm that the tablet busy bit 39 is 1/O #, and write the display control data 35 (data block 33 is the control data 3) in the display data register 1o.
It consists of one byte of data 5 and four bytes of graphic data 37. )
Set. The data priority circuit 9 outputs display control data 35 (26="0", 25=""O) from the output data of the display data register/O.
”, 24 = “O”), the data decoder 2
9, pass the data of the display data register /O to the output of the data switching register 8, and connect the parallel /
Via serial conversion register 6.

ディスプレイクロック22に同期させ、グララフイック
ディスプレイ3にデータを送る。データ優先回路9は、
スティタスレジスタ12のディスプレイビジービット4
0を1′″にし、データ5バイト転送完了まで、ディス
プレイ用データレジスタ/Oのデータをデータ切替レジ
スタ8を経由し。
The data is synchronized with the display clock 22 and sent to the graphical display 3. The data priority circuit 9 is
Status register 12 display busy bit 4
0 to 1'', and the data in the display data register /O is passed through the data switching register 8 until the transfer of 5 bytes of data is completed.

パラレル/シリアル変換レジスタ6に送る。また、ディ
スプレイ用データレジスタ/Oにデータがセットされる
毎にデータがパラレル/シリアル変換レジスタ6より、
グラフィックディスプレイ3に   ゛送出路える時間
を考慮したディレィ回路15の出力信号により割込回路
16を起動し、データ送出完了を割込信号21により処
理装置1に知らせる。
Send to parallel/serial conversion register 6. Also, each time data is set in the display data register /O, the data is transferred from the parallel/serial conversion register 6.
The interrupt circuit 16 is activated by the output signal of the delay circuit 15, which takes into account the time required for the transmission path, and the processing unit 1 is notified of the completion of data transmission by the interrupt signal 21.

以上の動作をくり返し、処理装置1からグラフィックデ
ィスプレイ3にデータを送る。
The above operations are repeated to send data from the processing device 1 to the graphic display 3.

本実施例によれば、二つのI’/O装置のためのパラレ
ル/シリアル変換レジスタ6とシリアル/パラレル変換
レジスタ7とデータ切替レジスタ8とデータ優先回路9
を設けたことにより、タブレット4からのペン位置座標
データを処理装置1と処理装置1を介さず、マルチI/
O制御装置5内で同時にグラフィックディスプレイ3に
送ることができ、処理装置1からグラフィックディスプ
レイ3へのデータ転送処理かはぶけ、その分、処理装置
1の処理能力がアップする。かつ、ペン位置座標データ
をグラフィックディスプレイ3へ短時間で渡すことによ
り、オペレーションの高応答性に効果がある。なお、1
3はアドレスデコーダ、18はデータ信号、19はアド
レス信号、20はリード/ライト信号、22はディスプ
レイロック、23はディスプレイ送信データ、24はタ
ブレットクロック、25はタブレット受信データ、26
は優先回路出力信号、27はディスプレイパラレルデー
タ、28はタブレットパラレルデータ、30はカウンタ
出力信号、31はDラッチフリップフロップ、38はス
ティタスデータである。
According to this embodiment, a parallel/serial conversion register 6, a serial/parallel conversion register 7, a data switching register 8, and a data priority circuit 9 are provided for two I'/O devices.
By providing this, pen position coordinate data from the tablet 4 can be transferred to the multi-I/I/
Data can be sent to the graphic display 3 at the same time within the control device 5, and the data transfer processing from the processing device 1 to the graphic display 3 is increased, thereby increasing the processing capacity of the processing device 1. In addition, by passing the pen position coordinate data to the graphic display 3 in a short time, it is effective to increase the responsiveness of the operation. In addition, 1
3 is an address decoder, 18 is a data signal, 19 is an address signal, 20 is a read/write signal, 22 is a display lock, 23 is display transmission data, 24 is a tablet clock, 25 is tablet reception data, 26
27 is a priority circuit output signal, 27 is display parallel data, 28 is tablet parallel data, 30 is a counter output signal, 31 is a D latch flip-flop, and 38 is status data.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、処理装置を介さず、工/○制御装置内
で各I/O間のデータ転送が可能である。
According to the present invention, it is possible to transfer data between each I/O within the control device without using a processing device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例のシステム構成図、第2図は
データ優先回路の構成図、第3図はタブレットとグラフ
ィックディスプレイのデーターブロックの構成図、第4
図はスティタスレジスタの内容を示す図である。
FIG. 1 is a system configuration diagram of an embodiment of the present invention, FIG. 2 is a configuration diagram of a data priority circuit, FIG. 3 is a configuration diagram of data blocks of a tablet and a graphic display, and FIG.
The figure shows the contents of the status register.

Claims (1)

【特許請求の範囲】 1、入出力シフトレジスタとデータレジスタとアドレス
デューダと割込回路とより成るI/O制御装置において
、 複数の前記入出力シフトレジスタとデータ切替レジスタ
と、データ優先回路とを設けたことを特徴とするマルチ
I/O制御装置。
[Claims] 1. An I/O control device comprising an input/output shift register, a data register, an address duder, and an interrupt circuit, comprising a plurality of input/output shift registers, a data switching register, and a data priority circuit. A multi-I/O control device characterized by:
JP12818785A 1985-06-14 1985-06-14 Multiple i/o control device Pending JPS61286952A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12818785A JPS61286952A (en) 1985-06-14 1985-06-14 Multiple i/o control device

Applications Claiming Priority (1)

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JP12818785A JPS61286952A (en) 1985-06-14 1985-06-14 Multiple i/o control device

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JPS61286952A true JPS61286952A (en) 1986-12-17

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ID=14978594

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JP12818785A Pending JPS61286952A (en) 1985-06-14 1985-06-14 Multiple i/o control device

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