JPS61280146A - ３進信号の標本化回路 - Google Patents
３進信号の標本化回路Info
- Publication number
- JPS61280146A JPS61280146A JP61123839A JP12383986A JPS61280146A JP S61280146 A JPS61280146 A JP S61280146A JP 61123839 A JP61123839 A JP 61123839A JP 12383986 A JP12383986 A JP 12383986A JP S61280146 A JPS61280146 A JP S61280146A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- buffer memory
- output
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の属する技術分野
本発明は、３進信号の標本化回路に関する。
この標本化回路では、３進信号が２つのウィンドコン・
ξレータに供給され、３進信号の最大振幅が第１のウィ
ンドコン・ξレータのウィンＰ内に、最大振幅が第２の
ウィンドコン・ぞレータのウィンＰ内に現われる。
ξレータに供給され、３進信号の最大振幅が第１のウィ
ンドコン・ξレータのウィンＰ内に、最大振幅が第２の
ウィンドコン・ぞレータのウィンＰ内に現われる。
従来技術
このような標本化回路は１例えば、ＡＭＩ符号化線路信
号を識別再生する再生中継器に用いられる。
号を識別再生する再生中継器に用いられる。
西独特許出願公開第２８２７９５８号公報により公知の
再生中継器では、ｎ段の振幅レベルを有するｎ進信号を
識別再生するために、ｎ−１個の振幅識別器゛（ウィン
ドコン・ぞレータ）ヲ使用する・ ｎ進信号は、振幅識別器に供給される前に、ｎ進信号の
シンデルクロックでクロック制御される標本化段を通過
する。この標本化段は、所望の標本化時点−すなわちア
イの中央−で信号部分を取出す。
再生中継器では、ｎ段の振幅レベルを有するｎ進信号を
識別再生するために、ｎ−１個の振幅識別器゛（ウィン
ドコン・ぞレータ）ヲ使用する・ ｎ進信号は、振幅識別器に供給される前に、ｎ進信号の
シンデルクロックでクロック制御される標本化段を通過
する。この標本化段は、所望の標本化時点−すなわちア
イの中央−で信号部分を取出す。
発明の解決すべき問題点
上述の公報には、どのようにしてシンデルクロックの位
相位置を制御するか、従って実際にどのようにして標本
化をアイの中央という最適時点で行なうか、という点に
ついて記載がない。
相位置を制御するか、従って実際にどのようにして標本
化をアイの中央という最適時点で行なうか、という点に
ついて記載がない。
この場合最大の難点は、再生中継すべき有効信号のアイ
の開口が伝送途中に変動してしまうので、最適の標本化
を行なうべき時点を事前に決定できないという点である
。このようなアイ開口の変動は、例えば、将来のサービ
ス総合デジタル網（ＩＳＤＮ）に用いられるインタフェ
ース５（ＣＣＩＴＴ勧告Ｉ 、４３０第３節参照）にも
生じる。この場合の有効信号は、加入者端末装置の信号
を多重化したマルチプレクス信号であり、加入者端末装
置は回路網成端回路によって同期制御されている。１つ
の加入者端末装置が送信信号を送出している間に他の端
末装置が過進を始めると、信号全体でアイの開口が縮小
する。開口縮小度は、加入者端末装置と回路網成端回路
の間の信号遅延時間の相違に基いて決まる。
の開口が伝送途中に変動してしまうので、最適の標本化
を行なうべき時点を事前に決定できないという点である
。このようなアイ開口の変動は、例えば、将来のサービ
ス総合デジタル網（ＩＳＤＮ）に用いられるインタフェ
ース５（ＣＣＩＴＴ勧告Ｉ 、４３０第３節参照）にも
生じる。この場合の有効信号は、加入者端末装置の信号
を多重化したマルチプレクス信号であり、加入者端末装
置は回路網成端回路によって同期制御されている。１つ
の加入者端末装置が送信信号を送出している間に他の端
末装置が過進を始めると、信号全体でアイの開口が縮小
する。開口縮小度は、加入者端末装置と回路網成端回路
の間の信号遅延時間の相違に基いて決まる。
本発明の課題は、冒頭で述べた標本化回路において、３
進信号から最適の標本化位相位置を連続的に検出できる
ようにすることである。
進信号から最適の標本化位相位置を連続的に検出できる
ようにすることである。
問題点を解決するための手段
本発明によれば、この課題は次のようにして解決される
。すなわち； 冒頭で述べた標本化回路において。
。すなわち； 冒頭で述べた標本化回路において。
−各ウィンドコン／ぐレータの出力信号を、３進信号の
シンデルクロックに対して位相固定されかつシンデルク
ロック周波数のｍ倍の周波数を有するクロック信号によ
って標本化し、−各々の２進標本化値を、それぞれ少く
ともｍ個の段を有スるシフトレジスタによってシフトし
、各シフトレジスタの内容を、シンゼルクロツクによっ
てそれぞれバッファメモリに転送し、−２つのバッファ
メモリの出力側を論理回路の入力側と接続し、第１のバ
ッファメモリのに個の順次連続するメモリセルから成る
複数のメモリセルグループ、および第２のバッファメモ
リのに個の順次連続するメモリセルかも成る複数のメモ
リセルグループの各々に、それぞれ論理回路の１つの入
力側を割当て、 −２つのメモリセル−グループのうち１つが２進「１」
値のみを有する場合に、論理回路の前記出力側に２進「
１」値を生じ、 一輪埋回路の出力側に２進「１」値が生じるたびに、当
該出力側に配属されたカウンタを増分し、 一各カウンタに対して第１の所定計数状態およびそれよ
り大きな第２の所定計数状態を設定し、カウンタの１つ
が第２の所定計数状態に達した時、カウンタの１つが第
１の所定計数状態に到達したことを表わす信号内容を２
進「１」値として第３のバッファメモリに転送し、続い
てすべてのカウンタをリセットし、 一第３のノ々ソファメモリのすべてのメモリセルを選択
回路の入力側と接続し、該選択回路はその入力側に加え
られた２進「１」値のうち１つだけを対応する出力側へ
送出し、 一選択回路の出力側に現われた信号によって。
シンデルクロックに対して位相固定されかつシンデルク
ロック周波数のｍ倍の周波数を有するクロック信号によ
って標本化し、−各々の２進標本化値を、それぞれ少く
ともｍ個の段を有スるシフトレジスタによってシフトし
、各シフトレジスタの内容を、シンゼルクロツクによっ
てそれぞれバッファメモリに転送し、−２つのバッファ
メモリの出力側を論理回路の入力側と接続し、第１のバ
ッファメモリのに個の順次連続するメモリセルから成る
複数のメモリセルグループ、および第２のバッファメモ
リのに個の順次連続するメモリセルかも成る複数のメモ
リセルグループの各々に、それぞれ論理回路の１つの入
力側を割当て、 −２つのメモリセル−グループのうち１つが２進「１」
値のみを有する場合に、論理回路の前記出力側に２進「
１」値を生じ、 一輪埋回路の出力側に２進「１」値が生じるたびに、当
該出力側に配属されたカウンタを増分し、 一各カウンタに対して第１の所定計数状態およびそれよ
り大きな第２の所定計数状態を設定し、カウンタの１つ
が第２の所定計数状態に達した時、カウンタの１つが第
１の所定計数状態に到達したことを表わす信号内容を２
進「１」値として第３のバッファメモリに転送し、続い
てすべてのカウンタをリセットし、 一第３のノ々ソファメモリのすべてのメモリセルを選択
回路の入力側と接続し、該選択回路はその入力側に加え
られた２進「１」値のうち１つだけを対応する出力側へ
送出し、 一選択回路の出力側に現われた信号によって。
第１のノ々ソファメモリおよび第２のノ々ソファメモリ
に記憶された２進標本化値の１つを導通させるようにゲ
ート回路を制御する、 のである。
に記憶された２進標本化値の１つを導通させるようにゲ
ート回路を制御する、 のである。
本発明による標本化回路の特徴は、デジタル素子のみか
ら成っているので、特別な手段を用いなくても集積回路
として構成できるということである。
ら成っているので、特別な手段を用いなくても集積回路
として構成できるということである。
実施例
次に図面を参照しながら実施例について本発明の詳細な
説明する〇 第１図の場合、再生中継すべき３進値号はＡＭｉ符号化
擬似３進信号Ａであり、２つのウィンドコン・ξレータ
ｋ１、に２へ供給される。信号Ａの正の・ξルスはコン
パレータに１のウィンＦ（ｇ）内に、 負の・ぞルスは
コンパレータに２のウィンド内に現われる。従って正の
・ξルスの場合は、コンパレータに１の出力側に２進「
１」値が現われ、コンパレータに２の出力側には２進「
０」値に対応した電位が生じる。
説明する〇 第１図の場合、再生中継すべき３進値号はＡＭｉ符号化
擬似３進信号Ａであり、２つのウィンドコン・ξレータ
ｋ１、に２へ供給される。信号Ａの正の・ξルスはコン
パレータに１のウィンＦ（ｇ）内に、 負の・ぞルスは
コンパレータに２のウィンド内に現われる。従って正の
・ξルスの場合は、コンパレータに１の出力側に２進「
１」値が現われ、コンパレータに２の出力側には２進「
０」値に対応した電位が生じる。
上述の２進値および以下の説明に出て（る２進値を相補
的な値と置き換えた実施例も考えられる。ただし、２進
値をどのように選定するかは本発明の本質と無関係なの
で、最も簡単な場合を例にとって説明する。
的な値と置き換えた実施例も考えられる。ただし、２進
値をどのように選定するかは本発明の本質と無関係なの
で、最も簡単な場合を例にとって説明する。
コンパレータｋ１、に２の出力側に現われた２進値はク
ロック信号ｆ１０によって標本化される。クロック信号
ｆ１０のクロック周波数は信号Ａのシンボルクロックｆ
の１０倍である。
ロック信号ｆ１０によって標本化される。クロック信号
ｆ１０のクロック周波数は信号Ａのシンボルクロックｆ
の１０倍である。
従ってこの実施例ではｍ＝１０である。コン、６レータ
ｋ１．に２はそれぞれシフトレジスタＳＲ１・ＳＲ２と
接続されている・シフトレジスタは、２進標本化値をク
ロック信号ｆ１０によってシフトし、このクロック信号
に基いて標本化値を）々ラフアメモリ３１．Ｓ２に転送
する。
ｋ１．に２はそれぞれシフトレジスタＳＲ１・ＳＲ２と
接続されている・シフトレジスタは、２進標本化値をク
ロック信号ｆ１０によってシフトし、このクロック信号
に基いて標本化値を）々ラフアメモリ３１．Ｓ２に転送
する。
信号Ａに対するシンゼルクロツクｆの位相関係は任意に
選べるので、クロックｆを信号Ａから再形成する必要は
ない。クロック源は、信号Ａに属するシンぜルクロック
の通常の周波数を有するものなら何でもよい。ただしク
ロックｆ１０とｆは、相互に時間に依存した位相関係を
有していなければならない。
選べるので、クロックｆを信号Ａから再形成する必要は
ない。クロック源は、信号Ａに属するシンぜルクロック
の通常の周波数を有するものなら何でもよい。ただしク
ロックｆ１０とｆは、相互に時間に依存した位相関係を
有していなければならない。
シフトレジスタＳＲＩ、ＳＲ２の段数は、バッファメモ
リｓ１．ｓ２の２進メモリセルの数と同じく１３である
。従って、シンボルクロックｆの位相位置とは無関係に
、それぞれがΦつの連続する標本化値から成る１ｏの標
本化値グループがバッファメモリ内に記憶される（従っ
てｋの値は手となる）。このようにして、信号へのアイ
ダイヤグラム内にある信号要素のすべての標本化値が、
シンボルクロックｆの各クロツクノルスによって、すき
間のない連続した信号列としてバッファメモリＳ１．Ｓ
２内に記憶される。また各信号要素のうち少くとも４つ
の標本化値が信号へのアイダイヤグラム内にあるので、
アイの幅は、少なくとも、シンぜルクロツクｆの定格周
期の２１５になる。
リｓ１．ｓ２の２進メモリセルの数と同じく１３である
。従って、シンボルクロックｆの位相位置とは無関係に
、それぞれがΦつの連続する標本化値から成る１ｏの標
本化値グループがバッファメモリ内に記憶される（従っ
てｋの値は手となる）。このようにして、信号へのアイ
ダイヤグラム内にある信号要素のすべての標本化値が、
シンボルクロックｆの各クロツクノルスによって、すき
間のない連続した信号列としてバッファメモリＳ１．Ｓ
２内に記憶される。また各信号要素のうち少くとも４つ
の標本化値が信号へのアイダイヤグラム内にあるので、
アイの幅は、少なくとも、シンぜルクロツクｆの定格周
期の２１５になる。
他の回路部分の目的は次のことである。まず。
・ζツファメモリＳ１、Ｓ２内に記憶された信号部分の
どこに３進信号へのアイが存在しているかを自動的に検
出する。次に、シンダルクロックｆの各クロック縁にお
いて、アイに対応する標本化値を、バッファメモリＳ１
から出力側ＡＰへ、バッファメモリＳ２からは出力側Ａ
Ｎへ転送することである。
どこに３進信号へのアイが存在しているかを自動的に検
出する。次に、シンダルクロックｆの各クロック縁にお
いて、アイに対応する標本化値を、バッファメモリＳ１
から出力側ＡＰへ、バッファメモリＳ２からは出力側Ａ
Ｎへ転送することである。
アイの位置を検出するためＫ 、 ｄツファメモＩＪｓ
Ｉ、Ｓ２内の２進「１」値を利用する。つまり、シンダ
ルクロックｆのクロック縁において、バッファメモリＳ
１またはＳ２の同じ牛連続メモリセルで頻繁に２進「１
」値が生じれば、この箇所を信号Ａのアイの中央と見な
すのである。アイの中央が生じ得る位置は論理回路りに
よって検出される。論理回路りは、端子Ｅｌｌ〜Ｅ１１
３を介して・マッファメモリＳ１と、端子Ｅ２１〜Ｅ２
１３を介してバッファメモリＳ２と接続されている。
Ｉ、Ｓ２内の２進「１」値を利用する。つまり、シンダ
ルクロックｆのクロック縁において、バッファメモリＳ
１またはＳ２の同じ牛連続メモリセルで頻繁に２進「１
」値が生じれば、この箇所を信号Ａのアイの中央と見な
すのである。アイの中央が生じ得る位置は論理回路りに
よって検出される。論理回路りは、端子Ｅｌｌ〜Ｅ１１
３を介して・マッファメモリＳ１と、端子Ｅ２１〜Ｅ２
１３を介してバッファメモリＳ２と接続されている。
第２図は論理回路りの詳しい構成を示しでいる。バッフ
ァメモリＳ１の最初の４つのメモリセル１〜４は、端子
Ｅｌｌ〜Ｅ１４を介してＡＮＤゲートＵＬＩの４つの入
力側と接続されている。第２の生連続メモリセル２〜５
は、端子Ｅ１２〜Ｅ１５を介して第２のＡＮＤゲートＵ
Ｌ２０入力側と接続されている。このようにして、バッ
ファメモリＳ１のメモリセルがΦつずつ論理回路りのＡ
ＮＤゲートと接続されて行き。
ァメモリＳ１の最初の４つのメモリセル１〜４は、端子
Ｅｌｌ〜Ｅ１４を介してＡＮＤゲートＵＬＩの４つの入
力側と接続されている。第２の生連続メモリセル２〜５
は、端子Ｅ１２〜Ｅ１５を介して第２のＡＮＤゲートＵ
Ｌ２０入力側と接続されている。このようにして、バッ
ファメモリＳ１のメモリセルがΦつずつ論理回路りのＡ
ＮＤゲートと接続されて行き。
最後のメモリセル１０〜１３は端子Ｅ１１０〜Ｅ１１３
を介して１０番目のＡＮＤゲートＵＬ１０の入力側と接
続されている。同じようにして、バッファメモリＳ２の
メモリセルも端子Ｅ２１〜Ｅ２１３を介してＡＮＤゲー
トＵＲ１〜ＵＲ１０と接続されている。
を介して１０番目のＡＮＤゲートＵＬ１０の入力側と接
続されている。同じようにして、バッファメモリＳ２の
メモリセルも端子Ｅ２１〜Ｅ２１３を介してＡＮＤゲー
トＵＲ１〜ＵＲ１０と接続されている。
１つのゲート対を形成するＡＮＤゲートＵＬ１、ＵＲｌ
の出力側はＯＲゲートｏＬ１と接続されている。バッフ
ァメモリＳ１の最初のΦ連続メモリセルまたはバッファ
メモリＳ２の最初の４連続メモリセルが２進「１」値の
みを有している場合、ＯＲゲートＯＬｌの出力側に２進
「１」値が現われる。同じことがＡＮＤゲート対ＵＬ２
、ＵＲ２〜ＵＬ１０、ＵＲ１０およびＯＲゲートＯＬ
２〜ＯＬ１０にもあてはまる。
の出力側はＯＲゲートｏＬ１と接続されている。バッフ
ァメモリＳ１の最初のΦ連続メモリセルまたはバッファ
メモリＳ２の最初の４連続メモリセルが２進「１」値の
みを有している場合、ＯＲゲートＯＬｌの出力側に２進
「１」値が現われる。同じことがＡＮＤゲート対ＵＬ２
、ＵＲ２〜ＵＬ１０、ＵＲ１０およびＯＲゲートＯＬ
２〜ＯＬ１０にもあてはまる。
ＯＲゲートＯＬ１〜０ＬＩＱの出力側は同時に論理回路
りの出力側でもある。これらの出力側は線路ＬＳ１〜Ｌ
ＳＩ０を介してスイッチング回路ＳＷの入力側と接続さ
れている。スイッチ：ｙ！回路ハ、ＯＲグ−１−ＯＬ
１〜ＯＬ １０ｔ７）出力側にどれだけ２進「１」値が
現われているかを計数する。そのためにスイッチング回
路ＳＷには１０個のカウンタｚ１〜ｚ１０が設けられ。
りの出力側でもある。これらの出力側は線路ＬＳ１〜Ｌ
ＳＩ０を介してスイッチング回路ＳＷの入力側と接続さ
れている。スイッチ：ｙ！回路ハ、ＯＲグ−１−ＯＬ
１〜ＯＬ １０ｔ７）出力側にどれだけ２進「１」値が
現われているかを計数する。そのためにスイッチング回
路ＳＷには１０個のカウンタｚ１〜ｚ１０が設けられ。
その各々が論理回路しのＯＲゲートＯＬＩ〜ＯＬ１０の
１つに配属されている（第３図参照）。
１つに配属されている（第３図参照）。
シンダルクロックｆのクロック時点に２進「１」値が１
つのＯＲゲートの出力側に現われると。
つのＯＲゲートの出力側に現われると。
これに接続されたカウンタが１計数単位だけ増分される
。カウンタｚ１〜ｚ１０を増分するために、スイッチＳ
ＳＩ〜５Ｓ１０が設けられており、その制御入力側はそ
れぞれ線路ＬＳＩ〜ＬＳＩＱと接続されている。線路Ｌ
Ｓｌ〜ＬＳ１０上に２進「１」値が現われると対応する
スイッチが閉成され、それを介してクロック信号ｆｓの
クロックツぞルスがカウンタの計数入力側へ供給される
。クロック信号ｆｓは９０６移相したシンぜルクロツク
ｆである。このような移相な行なうのは、信号遅延時間
が原因となる機能障害を防止するためである。この実施
例で用いられるすべてのクロック信号の位相関係は、第
１図の右上部に図示されている。
。カウンタｚ１〜ｚ１０を増分するために、スイッチＳ
ＳＩ〜５Ｓ１０が設けられており、その制御入力側はそ
れぞれ線路ＬＳＩ〜ＬＳＩＱと接続されている。線路Ｌ
Ｓｌ〜ＬＳ１０上に２進「１」値が現われると対応する
スイッチが閉成され、それを介してクロック信号ｆｓの
クロックツぞルスがカウンタの計数入力側へ供給される
。クロック信号ｆｓは９０６移相したシンぜルクロツク
ｆである。このような移相な行なうのは、信号遅延時間
が原因となる機能障害を防止するためである。この実施
例で用いられるすべてのクロック信号の位相関係は、第
１図の右上部に図示されている。
スイッチング回路ＳＷのΦ段カウンタｚ１〜ｚ１０の各
々に、２つのＡＮＤゲートから成る呼出し回路が接続さ
れている。第１のＬＪＮＤゲートＵＳ１〜ＵＳ１ｏは、
各カウンタｚ１〜ｚ１０の上位３桁に対応する３つの段
をＡＮＤ結合する。従って、接続されたカウンタの計数
値が少くとも１４になった時、ＡＮＤゲートＵＳＩ〜Ｕ
ＳＩ○の出力側に２進「１」値が生じる０この２進「１
」値は線路ＡＧＩ〜ＡＧ１０を介シテ、１０（１のメモ
リセルな有する第３の）々ソファメモリＳ３の入力側へ
供給される。
々に、２つのＡＮＤゲートから成る呼出し回路が接続さ
れている。第１のＬＪＮＤゲートＵＳ１〜ＵＳ１ｏは、
各カウンタｚ１〜ｚ１０の上位３桁に対応する３つの段
をＡＮＤ結合する。従って、接続されたカウンタの計数
値が少くとも１４になった時、ＡＮＤゲートＵＳＩ〜Ｕ
ＳＩ○の出力側に２進「１」値が生じる０この２進「１
」値は線路ＡＧＩ〜ＡＧ１０を介シテ、１０（１のメモ
リセルな有する第３の）々ソファメモリＳ３の入力側へ
供給される。
カウンタの計数値が最大、つまり１５である時、各呼出
し回路の第２ＡＮＤゲートＵ丁１〜ＵＴ１０の出力側に
２進「１」値が現われる。
し回路の第２ＡＮＤゲートＵ丁１〜ＵＴ１０の出力側に
２進「１」値が現われる。
第２ＡＮＤゲートＵＲ１〜ＵＲ１０の出力側は、線路Ａ
Ｗｌ〜ＡＷ１０を介して１０個の入力側を有するＯＲゲ
ート０１と接続されている。
Ｗｌ〜ＡＷ１０を介して１０個の入力側を有するＯＲゲ
ート０１と接続されている。
従って、カウンタｚ１〜ｚ１ｏの少くとも１つが最大計
数値に達している時、ＯＲゲート０１の出力側に２進「
１」値が現われる。
数値に達している時、ＯＲゲート０１の出力側に２進「
１」値が現われる。
クロック・ぐルスを形成するために、ＯＲゲート０１の
出力信号はＡＮＤゲートＵｌによって反転シンゼルクロ
ツクｆと結合される。ＡＮＤゲートＵｌの出力信号によ
って第３のバッファメモリＳ３がクロック制御され、こ
の第３の・２ソフアメモリには線路ＡＧｌ〜ＡＧ１０の
２進値が転送される。線路ＴＳにクロック・ξルスが現
われると、バッファメモリＳ３内の２進「１」値が、カ
ウンタｚ１〜ｚ１ｏのうちどれが計数値１４または１５
に達したのかを表示する。
出力信号はＡＮＤゲートＵｌによって反転シンゼルクロ
ツクｆと結合される。ＡＮＤゲートＵｌの出力信号によ
って第３のバッファメモリＳ３がクロック制御され、こ
の第３の・２ソフアメモリには線路ＡＧｌ〜ＡＧ１０の
２進値が転送される。線路ＴＳにクロック・ξルスが現
われると、バッファメモリＳ３内の２進「１」値が、カ
ウンタｚ１〜ｚ１ｏのうちどれが計数値１４または１５
に達したのかを表示する。
例えばカウンタｚ１０が計数値１４または１５に達して
いる場合、その意味しているところは、シンＩルクロツ
クｆのクロックパルスが１４〜１５個生じている間、バ
ッファメモリＳ１またはＳ２の最後の４連続メモリセル
内には２進「１」値のみが存在する、ということである
。従って、バッファメモリＳ１、Ｓ２の最後の牛つのメ
モリセルに一時記憶された信号部分は、信号へのアイの
中央に位置する。そして、バッファメモリＳ１のメモリ
セル１３に記憶された標本化値は第１図に示す回路の出
力側ＡＰへ、第２バツフアメモリＳ２のメモリセル１３
に記憶された標本化値は出力側ＡＮへ供給される。
いる場合、その意味しているところは、シンＩルクロツ
クｆのクロックパルスが１４〜１５個生じている間、バ
ッファメモリＳ１またはＳ２の最後の４連続メモリセル
内には２進「１」値のみが存在する、ということである
。従って、バッファメモリＳ１、Ｓ２の最後の牛つのメ
モリセルに一時記憶された信号部分は、信号へのアイの
中央に位置する。そして、バッファメモリＳ１のメモリ
セル１３に記憶された標本化値は第１図に示す回路の出
力側ＡＰへ、第２バツフアメモリＳ２のメモリセル１３
に記憶された標本化値は出力側ＡＮへ供給される。
上述の過程を実行するために、・々ソファメモリＳ３に
選択回路ＡＷＳが接続されており、その入力側は端子Ｂ
ｋｌ〜Ｂｋｌ０を介してバッファメモリＳ３の段１〜１
０・の出力側と接続されている。選択回路ＡＷＳの各入
力側に、それぞれ１つの出力側が配属されている。選択
回路ＡＷＳの複数の入力側に２進「１」値が加わると、
この２進「１」値は対応する出力側へ転送され、それ以
外の出力側にはすべて２進「０”」値が生じる。選択回
路の出力側に生じた２進値は、線路ＡＳｌ〜ＡＳ１０を
介して、クロック制御される第ΦのバッファメモリＳ４
のメモリセル１〜１ｏへ供給される。・々ソファメモリ
Ｓ養の機能については以下で説明する。
選択回路ＡＷＳが接続されており、その入力側は端子Ｂ
ｋｌ〜Ｂｋｌ０を介してバッファメモリＳ３の段１〜１
０・の出力側と接続されている。選択回路ＡＷＳの各入
力側に、それぞれ１つの出力側が配属されている。選択
回路ＡＷＳの複数の入力側に２進「１」値が加わると、
この２進「１」値は対応する出力側へ転送され、それ以
外の出力側にはすべて２進「０”」値が生じる。選択回
路の出力側に生じた２進値は、線路ＡＳｌ〜ＡＳ１０を
介して、クロック制御される第ΦのバッファメモリＳ４
のメモリセル１〜１ｏへ供給される。・々ソファメモリ
Ｓ養の機能については以下で説明する。
例えば、／ζζラフメモリＳ４の１０番目のメモリセル
に２進「１」値が記憶され、他のすべてのメモリセルは
２進「０」値を有している場合、ノ々ソファメモリＳ４
に接続されたゲート回路ＧＳのＡＮＤゲートＵＰ１ｏお
よびＵＮ１０が開く。ＡＮＤゲートＵＰ１０の場合、そ
の第２の入力側は端子Ｅ１１３と接続されているので、
第１のバッファメモリＳ１の１３番目のメモリセルに記
憶された情報がゲート出力側に現われ、ＯＲゲートＯＰ
を介して出力側ＡＰへ転送される。ＡＮＤゲートＵＮ１
ｏの場合は、その第２の入力側が端子Ｅ２１３と接続さ
れているので、バッファメモリＳ２の１３番目のメモリ
セルに記憶されていた情報がゲート出力側に現われ、Ｏ
ＲゲートＯＮを介して出力側ＡＮへ転送される。
に２進「１」値が記憶され、他のすべてのメモリセルは
２進「０」値を有している場合、ノ々ソファメモリＳ４
に接続されたゲート回路ＧＳのＡＮＤゲートＵＰ１ｏお
よびＵＮ１０が開く。ＡＮＤゲートＵＰ１０の場合、そ
の第２の入力側は端子Ｅ１１３と接続されているので、
第１のバッファメモリＳ１の１３番目のメモリセルに記
憶された情報がゲート出力側に現われ、ＯＲゲートＯＰ
を介して出力側ＡＰへ転送される。ＡＮＤゲートＵＮ１
ｏの場合は、その第２の入力側が端子Ｅ２１３と接続さ
れているので、バッファメモリＳ２の１３番目のメモリ
セルに記憶されていた情報がゲート出力側に現われ、Ｏ
ＲゲートＯＮを介して出力側ＡＮへ転送される。
バッファメモリＳ４の１０番目以外のメモリセルが２進
「１」値を有している場合、ゲート回路ＧＳのＡＮＤゲ
ートＵＰｌ〜ｕｐｇまたはＬＪＮｌ〜ＵＮ９のうち１対
が開き、バッファメモリＳｌ 、Ｓ２の他のメモリセル
に記憶されていた２進値が出力側ＡＰ 、ＡＮに送出さ
れる。
「１」値を有している場合、ゲート回路ＧＳのＡＮＤゲ
ートＵＰｌ〜ｕｐｇまたはＬＪＮｌ〜ＵＮ９のうち１対
が開き、バッファメモリＳｌ 、Ｓ２の他のメモリセル
に記憶されていた２進値が出力側ＡＰ 、ＡＮに送出さ
れる。
スイッチング回路ＳＷおよびそのカウンタ２１〜２１０
によって信号Ａのアイが検出されたなら、この検出過程
が繰り返して行なわれる。
によって信号Ａのアイが検出されたなら、この検出過程
が繰り返して行なわれる。
その間、１つのカウンタが最高計数値に達すると、すべ
てのカウンタがぜ口にリセットされる。カウンタに対す
るリセット信号は、ＡＮＤゲートＵ１の出力信号、およ
びシンぜルクロツクｆに対して２７０’だけ移相したク
ロック信号ｆｓから得られる０２つの信号はＡＮＤゲー
トＵ２に供給され、その出力側は、線路ＲＳを介してす
べてのカウンタｚ１〜２１０のリセット入力側Ｒと接続
されている。
てのカウンタがぜ口にリセットされる。カウンタに対す
るリセット信号は、ＡＮＤゲートＵ１の出力信号、およ
びシンぜルクロツクｆに対して２７０’だけ移相したク
ロック信号ｆｓから得られる０２つの信号はＡＮＤゲー
トＵ２に供給され、その出力側は、線路ＲＳを介してす
べてのカウンタｚ１〜２１０のリセット入力側Ｒと接続
されている。
既に述べたように、バッファメモリＳ１、Ｓ２のどのメ
モリセルから２進値が出力側ＡＰ。
モリセルから２進値が出力側ＡＰ。
ＡＮへ転送されるかは、バッファメモリＳ４の内容によ
って決定される。従って、バッファメモ１Ｊｓ４の内容
は信号への標本化位相位置を決定する。例えば、信号Ａ
のアイの幅が時間の経過とともに拡大するならば１選択
回路ＡＷＳの動作モードだけに基いて得られた新しい標
本化位相位置は、アイ幅の拡大前に選択された標本化位
相位置と同じように利用できる。標本化位相位置が不必
要に急変するのを避けるために。
って決定される。従って、バッファメモ１Ｊｓ４の内容
は信号への標本化位相位置を決定する。例えば、信号Ａ
のアイの幅が時間の経過とともに拡大するならば１選択
回路ＡＷＳの動作モードだけに基いて得られた新しい標
本化位相位置は、アイ幅の拡大前に選択された標本化位
相位置と同じように利用できる。標本化位相位置が不必
要に急変するのを避けるために。
比較器ＶＧに２０個の入力側が設けられ、そこニハ端子
Ａｋ１〜Ａｋ１ｏおよびＢｋｌ 〜Ｂｋ１０が接続され
ている。アイの幅が変化する前の標本化位相位置が変化
後の標本化位相位置の中に全（含まれていない場合、つ
まり端子Ａｋｌ。
Ａｋ１〜Ａｋ１ｏおよびＢｋｌ 〜Ｂｋ１０が接続され
ている。アイの幅が変化する前の標本化位相位置が変化
後の標本化位相位置の中に全（含まれていない場合、つ
まり端子Ａｋｌ。
Ｂｋｌ 〜ＡｋｌＯ、Ｂｋ１ＯＫ加わる２つの信号をＡ
ＮＤ結合しても２進「１」値が全く生じない場合にのみ
、比較器ＶＧが）々ラフアメモリＳ４にクロックパルス
を送出する。この場合にのみ、選択回路ＡＷＳの出力側
に生じた２進値が、比較器ＶＧのクロックツξルスによ
ってバッファメモリＳ４に転送される。この時、ただ１
つの２進「１」値を記憶しているメモリセルが、新しい
標本化位相位置を決定する。
ＮＤ結合しても２進「１」値が全く生じない場合にのみ
、比較器ＶＧが）々ラフアメモリＳ４にクロックパルス
を送出する。この場合にのみ、選択回路ＡＷＳの出力側
に生じた２進値が、比較器ＶＧのクロックツξルスによ
ってバッファメモリＳ４に転送される。この時、ただ１
つの２進「１」値を記憶しているメモリセルが、新しい
標本化位相位置を決定する。
発明の効果
本発明の標本化回路によれば、３進信号から最適の標本
化位相位置を連続的に検出できる。
化位相位置を連続的に検出できる。
またこの回路は全デジタル式なので、特別な措置を構じ
なくても集積回路として構成できる。
なくても集積回路として構成できる。
第１図は本発明による３進信号標本化回路の実施例のブ
ロック図、第２図は第１図の標本回路に含まれる論理回
路の詳細なブロック図、第３図は同じくスイッチング回
路の詳細なブロック図である０ Ａ−・ＡＭＩ符号化擬３進信通信ｋ１、に２・・・ウィ
ンドコンパレータ、ｆ１０・・・クロック信号、ｆ・・
・シンゼルクロツク、ＳＲ１、ＳＲ２・・・シフトレジ
スタ、Ｓ１、Ｓ２．Ｓ３．Ｓ４・・・／々ツファメモリ
、し・・・論理回路、ＳＷ・・・スイッチング回路、Ａ
ＷＳ・・・選択回路、ＧＳ・・・ゲート回路、ＶＧ・・
・比較回路、Ｚｌ〜Ｚ１０・・・カウンタ、ＳＳ１〜５
Ｓ１ｏ・・・スイッチ、ＵＬ１〜ＵＬ１０゜ＵＲ１〜、
ＵＲ１０、ＵＳＩ−ＵＳ１０，ＵＴＩ〜ＵＴ１０，Ｕｌ
、Ｕ２ 、ＵＰＩ 〜ＵＰ１０。 ＵＮＩ 〜ＵＮ１０・ ＡＮＤゲート、ＯＬ１〜ＯＬ１
０，０１、ＯＰ、ＯＮ・ ＯＲゲート、ＡＰ。 ＡＮ・・・出力側。 ＦＩ６．２ ＦｌＯ，３
ロック図、第２図は第１図の標本回路に含まれる論理回
路の詳細なブロック図、第３図は同じくスイッチング回
路の詳細なブロック図である０ Ａ−・ＡＭＩ符号化擬３進信通信ｋ１、に２・・・ウィ
ンドコンパレータ、ｆ１０・・・クロック信号、ｆ・・
・シンゼルクロツク、ＳＲ１、ＳＲ２・・・シフトレジ
スタ、Ｓ１、Ｓ２．Ｓ３．Ｓ４・・・／々ツファメモリ
、し・・・論理回路、ＳＷ・・・スイッチング回路、Ａ
ＷＳ・・・選択回路、ＧＳ・・・ゲート回路、ＶＧ・・
・比較回路、Ｚｌ〜Ｚ１０・・・カウンタ、ＳＳ１〜５
Ｓ１ｏ・・・スイッチ、ＵＬ１〜ＵＬ１０゜ＵＲ１〜、
ＵＲ１０、ＵＳＩ−ＵＳ１０，ＵＴＩ〜ＵＴ１０，Ｕｌ
、Ｕ２ 、ＵＰＩ 〜ＵＰ１０。 ＵＮＩ 〜ＵＮ１０・ ＡＮＤゲート、ＯＬ１〜ＯＬ１
０，０１、ＯＰ、ＯＮ・ ＯＲゲート、ＡＰ。 ＡＮ・・・出力側。 ＦＩ６．２ ＦｌＯ，３
Claims (1)
- 【特許請求の範囲】 １、３進信号が２つのウインドコンパレータに供給され
、３進信号の最大振幅が第１のウインドコンパレータの
ウインド内に、最小振幅が第２ウインドコンパレータの
ウインド内に現われる、３進信号の標本化回路において
、−各ウインドコンパレータ（ｋ１、ｋ２）の出力信号
が、３進信号のシンボルクロックに対して位相固定され
かつシンボルクロック周波数のｍ倍の周波数を有するク
ロック信号（ｆ１０）によつて標本化され、 −各々の２進標本化値は、それぞれ少くともｍ個の段を
有するシフトレジスタ（ＳＲ１、ＳＲ２）によつてシフ
トされ、各シフトレジスタ（ＳＲ１、ＳＲ２）の内容が
、シンボルクロック（ｆ）によつてそれぞれバッファメ
モリ（Ｓ１、Ｓ２）に転送され、 −２つのバッファメモリ（Ｓ１、Ｓ２）の出力側が論理
回路（Ｌ）の入力側と接続され、第１のバッファメモリ
（Ｓ１）のｋ個の順次連続するメモリセルから成る複数
のメモリセルグループ、および第２のバッファメモリ（
Ｓ２）のｋ個の順次連続するメモリセルから成る複数の
メモリセルグループの各々に、それぞれ論理回路（Ｌ）
の１つの出力側（ＬＳ１〜ＬＳ１０）が割当てられ、 −２つのメモリセル・グループのうち１つが２進「１」
値のみを有する場合に、論理回路の前記出力側（ＬＳ１
〜ＬＳ１０）に２進「１」値が生じ、 −論理回路（Ｌ）の出力側（ＬＳ１〜ＬＳ１０）に２進
「１」値が生じるたびに、当該出力側に配属されたカウ
ンタ（Ｚ１〜Ｚ１０）が増分され、 −各カウンタ（Ｚ１〜Ｚ１０）に対して第１の所定計数
状態およびそれより大きな第２の所定計数状態が設定さ
れており、カウンタ（Ｚ１〜Ｚ１０）の１つが第２の所
定計数状態に達した時、カウンタ（Ｚ１〜Ｚ１０）の１
つが第１の所定計数状態に致達したことを表わす信号内
容が２進「１」値として第３のバッファメモリ（Ｓ３）
に転送され、続いてすべてのカウンタ（Ｚ１〜Ｚ１０）
がリセットされ、 −第３のバッファメモリ（Ｓ３）のすべてのメモリセル
が選択回路（ＡＷＳ）の入力側と接続され、該選択回路
はその入力側に加えられた２進「１」値のうち１つだけ
を対応する出力側へ送出し、 −選択回路（ＡＷＳ）の出力側に現われた信号によつて
、第１のバッファメモリ（Ｓ１）および第２のバッファ
メモリ（Ｓ２）に記憶された２進標本化値の１つを導通
させるようにゲート回路（ＧＳ）を制御する、 ことを特徴とする３進信号の標本化回路。 ２、選択回路（ＡＷＳ）とゲート回路（ＧＳ）との間に
クロック制御される第４のバッファメモリ（Ｓ４）が接
続され、該第４のバッファメモリは比較器（ＶＧ）によ
つてクロック制御され、第３のバッファメモリ（Ｓ３）
の出力側に現われた２進値と第４のバッファメモリ（Ｓ
４）の対応する出力側に現われた２進値とが、どのメモ
リセルにおいても一致しない場合にのみ、比較器（ＶＧ
）がクロックパルスを発生する、特許請求の範囲第１項
記載の３進信号の標本化回路。 ３、ｍの値が１０であり、各々のシフトレジスタ（ＳＲ
１、ＳＲ２）が１３個の段を有し、第１および第２のバ
ッファメモリ（Ｓ１、Ｓ２）が１３個のメモリセルから
成つている、特許請求の範囲第１項または第２項記載の
３進信号の標本化回路。 ４、ｋの値が４であり、それぞれが４つの入力側を有す
る１０対のＡＮＤゲート（ＵＬ１、ＵＲ１・・・ＵＬ１
０、ＵＲ１０）が論理回路（Ｌ）に設けられ、各ＡＮＤ
ゲート対の第１のＡＮＤゲート（ＵＬ１・・・ＵＬ１０
）の４つの入力側が第１のバッファメモリ（Ｓ１）の順
次連続する４つの出力側と接続され、第２のＡＮＤゲー
ト（ＵＲ１・・・ＵＲ１０）の４つの入力側が第２のバ
ッファメモリ（Ｓ２）の相応する出力側と接続され、各
ＡＮＤゲート対の出力側はＯＲゲート（ＯＬ１・・・Ｏ
Ｌ１０）によつて結合され、該ＯＲゲートの出力側が論
理回路（Ｌ）の出力側を形成している、特許請求の範囲
第３項記載の３進信号の標本化回路。 ５、すべてのカウンタ（Ｚ１・・・Ｚ１０）が同一の構
成を有し、該カウンタの第１の所定計数状態が、最高計
数状態より１計数単位だけ少ない計数状態である、特許
請求の範囲第４項記載の３進信号の標本化回路。 ６、すべてのカウンタ（Ｚ１・・・Ｚ１０）が４段に構
成されている特許請求の範囲第５項記載の３進信号の標
本化回路。 ７、第３のバッファメモリ（Ｓ３）をクロック制御する
ために、各カウンタのすべての段のＡＮＤ結合（ＵＳ１
、ＵＴ１・・・ＵＳ１０、ＵＴ１０）が行なわれ、その
出力が第１のＯＲゲート（Ｏ１）の各入力側に送出され
、該ＯＲゲートの出力側が、２つの入力側を有する第１
のＡＮＤゲート（Ｕ１）の１つの入力側に接続され、第
１のＡＮＤゲート（Ｕ１）の他方の入力側に反転したシ
ンボルクロック（ｆ）が供給され、第１のＡＮＤゲート
（Ｕ１）の出力側が第３のバッファメモリ（Ｓ３）のク
ロック入力側と接続されている、特許請求の範囲第６項
記載の３進信号の標本化回路。 ８、すべてのカウンタ（Ｚ１・・・Ｚ１０）をリセット
するために、２つの入力側を有する第２のＡＮＤゲート
（Ｕ２）の１つの入力側に第１のＡＮＤゲート（Ｕ１）
の出力側が接続され、第２のＡＮＤゲート（Ｕ２）の第
２の入力側には２７０°移相したシンボルクロック（＠
ｆ＠ｓ）が供給され、第２のＡＮＤゲート（Ｕ２）の出
力側がカウンタ（Ｚ１・・・Ｚ１０）のリセット入力側
（Ｒ）と接続されている、特許請求の範囲第７項記載の
３進信号の標本化回路。 ９、ゲート回路（ＧＳ）が２つの部分から成り、各部分
に、それぞれ２つの入力側を有する１０個のＡＮＤゲー
ト（ＵＰ１・・・ＵＰ１０、ＵＮ１・・・ＵＮ１０）が
設けられ、第１の部分の各ＡＮＤゲート（ＵＰ１・・・
ＵＰ１０）の１方の入力側に第１のバッファメモリ（Ｓ
１）の順次連続する１０個の出力側（Ｅ１４・・・Ｅ１
１３）が接続され、第２の部分の各ＡＮＤゲート（ＵＮ
１・・・ＵＮ１０）の１方の入力側に第２のバッファメ
モリ（Ｓ２）の順次連続する１０個の出力側（Ｅ２４・
・・Ｅ２１３）が接続され、第１および第２の部分のＡ
ＮＤゲートの第２の入力側がそれぞれ第４のバッファメ
モリ（Ｓ４）の出力側と接続され、第１の部分のＡＮＤ
ゲート（ＵＰ１・・・ＵＰ１０）の出力側が、１０個の
入力側を有する第１のＯＲゲート（ＯＰ）の入力側と接
続され、第２の部分のＡＮＤゲート（ＵＮ１・・・ＵＮ
１０）の出力側が１０個の入力側を有する第２のＯＲゲ
ート（ＯＮ）の入力側と接続されている、特許請求の範
囲第２項または第３項記載の３進信号の標本化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853519929 DE3519929A1 (de) | 1985-06-04 | 1985-06-04 | Schaltungsanordnung zur abtastung eines ternaeren signales |
| DE3519929.6 | 1985-06-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280146A true JPS61280146A (ja) | 1986-12-10 |
Family
ID=6272359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123839A Pending JPS61280146A (ja) | 1985-06-04 | 1986-05-30 | ３進信号の標本化回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4700359A (ja) |
| EP (1) | EP0204376B1 (ja) |
| JP (1) | JPS61280146A (ja) |
| AT (1) | ATE81571T1 (ja) |
| CA (1) | CA1271531A (ja) |
| DE (2) | DE3519929A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896334A (en) * | 1988-10-24 | 1990-01-23 | Northern Telecom Limited | Method and apparatus for timing recovery |
| USRE34206E (en) * | 1988-10-24 | 1993-03-30 | Northern Telecom Limited | Method and apparatus for timing recovery |
| US5157690A (en) * | 1990-10-30 | 1992-10-20 | Level One Communications, Inc. | Adaptive convergent decision feedback equalizer |
| EP0556697B1 (de) * | 1992-02-19 | 1996-04-24 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Übertragung von Zusatzinformation |
| DE4303962A1 (de) * | 1993-02-10 | 1994-08-18 | Georg Dipl Ing Figol | Datenregenerator |
| US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
| US6167082A (en) * | 1997-03-06 | 2000-12-26 | Level One Communications, Inc. | Adaptive equalizers and methods for carrying out equalization with a precoded transmitter |
| DE19857396C2 (de) * | 1998-12-12 | 2002-11-14 | Josef Von Stackelberg | Ausfallsicherheitsgerichteter Binärstellenvergleicher mit ternärer Ergebnis- und Zustandsanzeige |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3864529A (en) * | 1972-09-14 | 1975-02-04 | Lynch Communication Systems | Receiver for decoding duobinary signals |
| US3764989A (en) * | 1972-12-20 | 1973-10-09 | Ultronic Systems Inc | Data sampling apparatus |
| US4080572A (en) * | 1976-11-24 | 1978-03-21 | Westinghouse Electric Corporation | Receiver and method for synchronizing and detecting coded waveforms |
| FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
| DE2827958C2 (de) * | 1978-06-26 | 1980-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Streckenregenerator für in einem Partial-Response-Code vorliegende mehrstufige digitale Signale |
| US4339823A (en) * | 1980-08-15 | 1982-07-13 | Motorola, Inc. | Phase corrected clock signal recovery circuit |
-
1985
- 1985-06-04 DE DE19853519929 patent/DE3519929A1/de not_active Withdrawn
-
1986
- 1986-05-30 JP JP61123839A patent/JPS61280146A/ja active Pending
- 1986-06-02 EP EP86200957A patent/EP0204376B1/de not_active Expired - Lifetime
- 1986-06-02 AT AT86200957T patent/ATE81571T1/de not_active IP Right Cessation
- 1986-06-02 DE DE8686200957T patent/DE3686959D1/de not_active Expired - Lifetime
- 1986-06-03 US US06/870,272 patent/US4700359A/en not_active Expired - Lifetime
- 1986-06-04 CA CA000510856A patent/CA1271531A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| ATE81571T1 (de) | 1992-10-15 |
| EP0204376B1 (de) | 1992-10-14 |
| CA1271531A (en) | 1990-07-10 |
| EP0204376A3 (en) | 1989-01-04 |
| DE3519929A1 (de) | 1986-12-04 |
| EP0204376A2 (de) | 1986-12-10 |
| US4700359A (en) | 1987-10-13 |
| DE3686959D1 (de) | 1992-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4598396A (en) | Duplex transmission mechanism for digital telephones | |
| JPH02308641A (ja) | データセルストリーム結合方法 | |
| JPS61280146A (ja) | ３進信号の標本化回路 | |
| CA1129036A (en) | Digital data transmission | |
| JPS592416B2 (ja) | デイジタル相関受信機 | |
| EP0192411B1 (en) | Adaptive equalizer | |
| US3671959A (en) | Binary to ternary converter | |
| CA1155241A (en) | Diagnostic circuit for pcm connection networks | |
| US3142802A (en) | Synchronous clock pulse generator | |
| US4253185A (en) | Method of transmitting binary information using 3 signals per time slot | |
| EP0751457A1 (en) | Basic cell for comparing a first and a second digital signal to each other and relating digital comparator | |
| JP2957665B2 (ja) | Ｈｄｂ３，ａｍｉ符号則違反検出装置 | |
| JPH01503345A (ja) | パルス信号の適応等化の方法および装置 | |
| JPH01302946A (ja) | コード・バイオレーション検出回路 | |
| US5091703A (en) | Analog line connection | |
| US4351985A (en) | Coupling system for a telecommunication exchange installation | |
| US4860009A (en) | Bidirectional multiframe converter for data communications systems | |
| US3627945A (en) | Transmission of asynchronous telegraphic signals | |
| US4320505A (en) | Processing apparatus for data rate reduction | |
| KR960006466B1 (ko) | 전송시스템의 데이타 리타이밍회로 | |
| JPS587945A (ja) | デジタル信号伝送系 | |
| GB2318033A (en) | Transmission of a binary data flow | |
| US4731820A (en) | Data transmission system of key telephone system | |
| GB1265213A (ja) | ||
| JPS62268205A (ja) | 非線形補償型適応デイジタルフイルタ |