JPS61280146A - 3進信号の標本化回路 - Google Patents
3進信号の標本化回路Info
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- JPS61280146A JPS61280146A JP61123839A JP12383986A JPS61280146A JP S61280146 A JPS61280146 A JP S61280146A JP 61123839 A JP61123839 A JP 61123839A JP 12383986 A JP12383986 A JP 12383986A JP S61280146 A JPS61280146 A JP S61280146A
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- buffer memory
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
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- Theoretical Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の属する技術分野
本発明は、3進信号の標本化回路に関する。
この標本化回路では、3進信号が2つのウィンドコン・
ξレータに供給され、3進信号の最大振幅が第1のウィ
ンドコン・ξレータのウィンP内に、最大振幅が第2の
ウィンドコン・ぞレータのウィンP内に現われる。
ξレータに供給され、3進信号の最大振幅が第1のウィ
ンドコン・ξレータのウィンP内に、最大振幅が第2の
ウィンドコン・ぞレータのウィンP内に現われる。
従来技術
このような標本化回路は1例えば、AMI符号化線路信
号を識別再生する再生中継器に用いられる。
号を識別再生する再生中継器に用いられる。
西独特許出願公開第2827958号公報により公知の
再生中継器では、n段の振幅レベルを有するn進信号を
識別再生するために、n−1個の振幅識別器゛(ウィン
ドコン・ぞレータ)ヲ使用する・ n進信号は、振幅識別器に供給される前に、n進信号の
シンデルクロックでクロック制御される標本化段を通過
する。この標本化段は、所望の標本化時点−すなわちア
イの中央−で信号部分を取出す。
再生中継器では、n段の振幅レベルを有するn進信号を
識別再生するために、n−1個の振幅識別器゛(ウィン
ドコン・ぞレータ)ヲ使用する・ n進信号は、振幅識別器に供給される前に、n進信号の
シンデルクロックでクロック制御される標本化段を通過
する。この標本化段は、所望の標本化時点−すなわちア
イの中央−で信号部分を取出す。
発明の解決すべき問題点
上述の公報には、どのようにしてシンデルクロックの位
相位置を制御するか、従って実際にどのようにして標本
化をアイの中央という最適時点で行なうか、という点に
ついて記載がない。
相位置を制御するか、従って実際にどのようにして標本
化をアイの中央という最適時点で行なうか、という点に
ついて記載がない。
この場合最大の難点は、再生中継すべき有効信号のアイ
の開口が伝送途中に変動してしまうので、最適の標本化
を行なうべき時点を事前に決定できないという点である
。このようなアイ開口の変動は、例えば、将来のサービ
ス総合デジタル網(ISDN)に用いられるインタフェ
ース5(CCITT勧告I 、430第3節参照)にも
生じる。この場合の有効信号は、加入者端末装置の信号
を多重化したマルチプレクス信号であり、加入者端末装
置は回路網成端回路によって同期制御されている。1つ
の加入者端末装置が送信信号を送出している間に他の端
末装置が過進を始めると、信号全体でアイの開口が縮小
する。開口縮小度は、加入者端末装置と回路網成端回路
の間の信号遅延時間の相違に基いて決まる。
の開口が伝送途中に変動してしまうので、最適の標本化
を行なうべき時点を事前に決定できないという点である
。このようなアイ開口の変動は、例えば、将来のサービ
ス総合デジタル網(ISDN)に用いられるインタフェ
ース5(CCITT勧告I 、430第3節参照)にも
生じる。この場合の有効信号は、加入者端末装置の信号
を多重化したマルチプレクス信号であり、加入者端末装
置は回路網成端回路によって同期制御されている。1つ
の加入者端末装置が送信信号を送出している間に他の端
末装置が過進を始めると、信号全体でアイの開口が縮小
する。開口縮小度は、加入者端末装置と回路網成端回路
の間の信号遅延時間の相違に基いて決まる。
本発明の課題は、冒頭で述べた標本化回路において、3
進信号から最適の標本化位相位置を連続的に検出できる
ようにすることである。
進信号から最適の標本化位相位置を連続的に検出できる
ようにすることである。
問題点を解決するための手段
本発明によれば、この課題は次のようにして解決される
。すなわち; 冒頭で述べた標本化回路において。
。すなわち; 冒頭で述べた標本化回路において。
−各ウィンドコン/ぐレータの出力信号を、3進信号の
シンデルクロックに対して位相固定されかつシンデルク
ロック周波数のm倍の周波数を有するクロック信号によ
って標本化し、−各々の2進標本化値を、それぞれ少く
ともm個の段を有スるシフトレジスタによってシフトし
、各シフトレジスタの内容を、シンゼルクロツクによっ
てそれぞれバッファメモリに転送し、−2つのバッファ
メモリの出力側を論理回路の入力側と接続し、第1のバ
ッファメモリのに個の順次連続するメモリセルから成る
複数のメモリセルグループ、および第2のバッファメモ
リのに個の順次連続するメモリセルかも成る複数のメモ
リセルグループの各々に、それぞれ論理回路の1つの入
力側を割当て、 −2つのメモリセル−グループのうち1つが2進「1」
値のみを有する場合に、論理回路の前記出力側に2進「
1」値を生じ、 一輪埋回路の出力側に2進「1」値が生じるたびに、当
該出力側に配属されたカウンタを増分し、 一各カウンタに対して第1の所定計数状態およびそれよ
り大きな第2の所定計数状態を設定し、カウンタの1つ
が第2の所定計数状態に達した時、カウンタの1つが第
1の所定計数状態に到達したことを表わす信号内容を2
進「1」値として第3のバッファメモリに転送し、続い
てすべてのカウンタをリセットし、 一第3のノ々ソファメモリのすべてのメモリセルを選択
回路の入力側と接続し、該選択回路はその入力側に加え
られた2進「1」値のうち1つだけを対応する出力側へ
送出し、 一選択回路の出力側に現われた信号によって。
シンデルクロックに対して位相固定されかつシンデルク
ロック周波数のm倍の周波数を有するクロック信号によ
って標本化し、−各々の2進標本化値を、それぞれ少く
ともm個の段を有スるシフトレジスタによってシフトし
、各シフトレジスタの内容を、シンゼルクロツクによっ
てそれぞれバッファメモリに転送し、−2つのバッファ
メモリの出力側を論理回路の入力側と接続し、第1のバ
ッファメモリのに個の順次連続するメモリセルから成る
複数のメモリセルグループ、および第2のバッファメモ
リのに個の順次連続するメモリセルかも成る複数のメモ
リセルグループの各々に、それぞれ論理回路の1つの入
力側を割当て、 −2つのメモリセル−グループのうち1つが2進「1」
値のみを有する場合に、論理回路の前記出力側に2進「
1」値を生じ、 一輪埋回路の出力側に2進「1」値が生じるたびに、当
該出力側に配属されたカウンタを増分し、 一各カウンタに対して第1の所定計数状態およびそれよ
り大きな第2の所定計数状態を設定し、カウンタの1つ
が第2の所定計数状態に達した時、カウンタの1つが第
1の所定計数状態に到達したことを表わす信号内容を2
進「1」値として第3のバッファメモリに転送し、続い
てすべてのカウンタをリセットし、 一第3のノ々ソファメモリのすべてのメモリセルを選択
回路の入力側と接続し、該選択回路はその入力側に加え
られた2進「1」値のうち1つだけを対応する出力側へ
送出し、 一選択回路の出力側に現われた信号によって。
第1のノ々ソファメモリおよび第2のノ々ソファメモリ
に記憶された2進標本化値の1つを導通させるようにゲ
ート回路を制御する、 のである。
に記憶された2進標本化値の1つを導通させるようにゲ
ート回路を制御する、 のである。
本発明による標本化回路の特徴は、デジタル素子のみか
ら成っているので、特別な手段を用いなくても集積回路
として構成できるということである。
ら成っているので、特別な手段を用いなくても集積回路
として構成できるということである。
実施例
次に図面を参照しながら実施例について本発明の詳細な
説明する〇 第1図の場合、再生中継すべき3進値号はAMi符号化
擬似3進信号Aであり、2つのウィンドコン・ξレータ
k1、に2へ供給される。信号Aの正の・ξルスはコン
パレータに1のウィンF(g)内に、 負の・ぞルスは
コンパレータに2のウィンド内に現われる。従って正の
・ξルスの場合は、コンパレータに1の出力側に2進「
1」値が現われ、コンパレータに2の出力側には2進「
0」値に対応した電位が生じる。
説明する〇 第1図の場合、再生中継すべき3進値号はAMi符号化
擬似3進信号Aであり、2つのウィンドコン・ξレータ
k1、に2へ供給される。信号Aの正の・ξルスはコン
パレータに1のウィンF(g)内に、 負の・ぞルスは
コンパレータに2のウィンド内に現われる。従って正の
・ξルスの場合は、コンパレータに1の出力側に2進「
1」値が現われ、コンパレータに2の出力側には2進「
0」値に対応した電位が生じる。
上述の2進値および以下の説明に出て(る2進値を相補
的な値と置き換えた実施例も考えられる。ただし、2進
値をどのように選定するかは本発明の本質と無関係なの
で、最も簡単な場合を例にとって説明する。
的な値と置き換えた実施例も考えられる。ただし、2進
値をどのように選定するかは本発明の本質と無関係なの
で、最も簡単な場合を例にとって説明する。
コンパレータk1、に2の出力側に現われた2進値はク
ロック信号f10によって標本化される。クロック信号
f10のクロック周波数は信号Aのシンボルクロックf
の10倍である。
ロック信号f10によって標本化される。クロック信号
f10のクロック周波数は信号Aのシンボルクロックf
の10倍である。
従ってこの実施例ではm=10である。コン、6レータ
k1.に2はそれぞれシフトレジスタSR1・SR2と
接続されている・シフトレジスタは、2進標本化値をク
ロック信号f10によってシフトし、このクロック信号
に基いて標本化値を)々ラフアメモリ31.S2に転送
する。
k1.に2はそれぞれシフトレジスタSR1・SR2と
接続されている・シフトレジスタは、2進標本化値をク
ロック信号f10によってシフトし、このクロック信号
に基いて標本化値を)々ラフアメモリ31.S2に転送
する。
信号Aに対するシンゼルクロツクfの位相関係は任意に
選べるので、クロックfを信号Aから再形成する必要は
ない。クロック源は、信号Aに属するシンぜルクロック
の通常の周波数を有するものなら何でもよい。ただしク
ロックf10とfは、相互に時間に依存した位相関係を
有していなければならない。
選べるので、クロックfを信号Aから再形成する必要は
ない。クロック源は、信号Aに属するシンぜルクロック
の通常の周波数を有するものなら何でもよい。ただしク
ロックf10とfは、相互に時間に依存した位相関係を
有していなければならない。
シフトレジスタSRI、SR2の段数は、バッファメモ
リs1.s2の2進メモリセルの数と同じく13である
。従って、シンボルクロックfの位相位置とは無関係に
、それぞれがΦつの連続する標本化値から成る1oの標
本化値グループがバッファメモリ内に記憶される(従っ
てkの値は手となる)。このようにして、信号へのアイ
ダイヤグラム内にある信号要素のすべての標本化値が、
シンボルクロックfの各クロツクノルスによって、すき
間のない連続した信号列としてバッファメモリS1.S
2内に記憶される。また各信号要素のうち少くとも4つ
の標本化値が信号へのアイダイヤグラム内にあるので、
アイの幅は、少なくとも、シンぜルクロツクfの定格周
期の215になる。
リs1.s2の2進メモリセルの数と同じく13である
。従って、シンボルクロックfの位相位置とは無関係に
、それぞれがΦつの連続する標本化値から成る1oの標
本化値グループがバッファメモリ内に記憶される(従っ
てkの値は手となる)。このようにして、信号へのアイ
ダイヤグラム内にある信号要素のすべての標本化値が、
シンボルクロックfの各クロツクノルスによって、すき
間のない連続した信号列としてバッファメモリS1.S
2内に記憶される。また各信号要素のうち少くとも4つ
の標本化値が信号へのアイダイヤグラム内にあるので、
アイの幅は、少なくとも、シンぜルクロツクfの定格周
期の215になる。
他の回路部分の目的は次のことである。まず。
・ζツファメモリS1、S2内に記憶された信号部分の
どこに3進信号へのアイが存在しているかを自動的に検
出する。次に、シンダルクロックfの各クロック縁にお
いて、アイに対応する標本化値を、バッファメモリS1
から出力側APへ、バッファメモリS2からは出力側A
Nへ転送することである。
どこに3進信号へのアイが存在しているかを自動的に検
出する。次に、シンダルクロックfの各クロック縁にお
いて、アイに対応する標本化値を、バッファメモリS1
から出力側APへ、バッファメモリS2からは出力側A
Nへ転送することである。
アイの位置を検出するためK 、 dツファメモIJs
I、S2内の2進「1」値を利用する。つまり、シンダ
ルクロックfのクロック縁において、バッファメモリS
1またはS2の同じ牛連続メモリセルで頻繁に2進「1
」値が生じれば、この箇所を信号Aのアイの中央と見な
すのである。アイの中央が生じ得る位置は論理回路りに
よって検出される。論理回路りは、端子Ell〜E11
3を介して・マッファメモリS1と、端子E21〜E2
13を介してバッファメモリS2と接続されている。
I、S2内の2進「1」値を利用する。つまり、シンダ
ルクロックfのクロック縁において、バッファメモリS
1またはS2の同じ牛連続メモリセルで頻繁に2進「1
」値が生じれば、この箇所を信号Aのアイの中央と見な
すのである。アイの中央が生じ得る位置は論理回路りに
よって検出される。論理回路りは、端子Ell〜E11
3を介して・マッファメモリS1と、端子E21〜E2
13を介してバッファメモリS2と接続されている。
第2図は論理回路りの詳しい構成を示しでいる。バッフ
ァメモリS1の最初の4つのメモリセル1〜4は、端子
Ell〜E14を介してANDゲートULIの4つの入
力側と接続されている。第2の生連続メモリセル2〜5
は、端子E12〜E15を介して第2のANDゲートU
L20入力側と接続されている。このようにして、バッ
ファメモリS1のメモリセルがΦつずつ論理回路りのA
NDゲートと接続されて行き。
ァメモリS1の最初の4つのメモリセル1〜4は、端子
Ell〜E14を介してANDゲートULIの4つの入
力側と接続されている。第2の生連続メモリセル2〜5
は、端子E12〜E15を介して第2のANDゲートU
L20入力側と接続されている。このようにして、バッ
ファメモリS1のメモリセルがΦつずつ論理回路りのA
NDゲートと接続されて行き。
最後のメモリセル10〜13は端子E110〜E113
を介して10番目のANDゲートUL10の入力側と接
続されている。同じようにして、バッファメモリS2の
メモリセルも端子E21〜E213を介してANDゲー
トUR1〜UR10と接続されている。
を介して10番目のANDゲートUL10の入力側と接
続されている。同じようにして、バッファメモリS2の
メモリセルも端子E21〜E213を介してANDゲー
トUR1〜UR10と接続されている。
1つのゲート対を形成するANDゲートUL1、URl
の出力側はORゲートoL1と接続されている。バッフ
ァメモリS1の最初のΦ連続メモリセルまたはバッファ
メモリS2の最初の4連続メモリセルが2進「1」値の
みを有している場合、ORゲートOLlの出力側に2進
「1」値が現われる。同じことがANDゲート対UL2
、UR2〜UL10、UR10およびORゲートOL
2〜OL10にもあてはまる。
の出力側はORゲートoL1と接続されている。バッフ
ァメモリS1の最初のΦ連続メモリセルまたはバッファ
メモリS2の最初の4連続メモリセルが2進「1」値の
みを有している場合、ORゲートOLlの出力側に2進
「1」値が現われる。同じことがANDゲート対UL2
、UR2〜UL10、UR10およびORゲートOL
2〜OL10にもあてはまる。
ORゲートOL1〜0LIQの出力側は同時に論理回路
りの出力側でもある。これらの出力側は線路LS1〜L
SI0を介してスイッチング回路SWの入力側と接続さ
れている。スイッチ:y!回路ハ、ORグ−1−OL
1〜OL 10t7)出力側にどれだけ2進「1」値が
現われているかを計数する。そのためにスイッチング回
路SWには10個のカウンタz1〜z10が設けられ。
りの出力側でもある。これらの出力側は線路LS1〜L
SI0を介してスイッチング回路SWの入力側と接続さ
れている。スイッチ:y!回路ハ、ORグ−1−OL
1〜OL 10t7)出力側にどれだけ2進「1」値が
現われているかを計数する。そのためにスイッチング回
路SWには10個のカウンタz1〜z10が設けられ。
その各々が論理回路しのORゲートOLI〜OL10の
1つに配属されている(第3図参照)。
1つに配属されている(第3図参照)。
シンダルクロックfのクロック時点に2進「1」値が1
つのORゲートの出力側に現われると。
つのORゲートの出力側に現われると。
これに接続されたカウンタが1計数単位だけ増分される
。カウンタz1〜z10を増分するために、スイッチS
SI〜5S10が設けられており、その制御入力側はそ
れぞれ線路LSI〜LSIQと接続されている。線路L
Sl〜LS10上に2進「1」値が現われると対応する
スイッチが閉成され、それを介してクロック信号fsの
クロックツぞルスがカウンタの計数入力側へ供給される
。クロック信号fsは906移相したシンぜルクロツク
fである。このような移相な行なうのは、信号遅延時間
が原因となる機能障害を防止するためである。この実施
例で用いられるすべてのクロック信号の位相関係は、第
1図の右上部に図示されている。
。カウンタz1〜z10を増分するために、スイッチS
SI〜5S10が設けられており、その制御入力側はそ
れぞれ線路LSI〜LSIQと接続されている。線路L
Sl〜LS10上に2進「1」値が現われると対応する
スイッチが閉成され、それを介してクロック信号fsの
クロックツぞルスがカウンタの計数入力側へ供給される
。クロック信号fsは906移相したシンぜルクロツク
fである。このような移相な行なうのは、信号遅延時間
が原因となる機能障害を防止するためである。この実施
例で用いられるすべてのクロック信号の位相関係は、第
1図の右上部に図示されている。
スイッチング回路SWのΦ段カウンタz1〜z10の各
々に、2つのANDゲートから成る呼出し回路が接続さ
れている。第1のLJNDゲートUS1〜US1oは、
各カウンタz1〜z10の上位3桁に対応する3つの段
をAND結合する。従って、接続されたカウンタの計数
値が少くとも14になった時、ANDゲートUSI〜U
SI○の出力側に2進「1」値が生じる0この2進「1
」値は線路AGI〜AG10を介シテ、10(1のメモ
リセルな有する第3の)々ソファメモリS3の入力側へ
供給される。
々に、2つのANDゲートから成る呼出し回路が接続さ
れている。第1のLJNDゲートUS1〜US1oは、
各カウンタz1〜z10の上位3桁に対応する3つの段
をAND結合する。従って、接続されたカウンタの計数
値が少くとも14になった時、ANDゲートUSI〜U
SI○の出力側に2進「1」値が生じる0この2進「1
」値は線路AGI〜AG10を介シテ、10(1のメモ
リセルな有する第3の)々ソファメモリS3の入力側へ
供給される。
カウンタの計数値が最大、つまり15である時、各呼出
し回路の第2ANDゲートU丁1〜UT10の出力側に
2進「1」値が現われる。
し回路の第2ANDゲートU丁1〜UT10の出力側に
2進「1」値が現われる。
第2ANDゲートUR1〜UR10の出力側は、線路A
Wl〜AW10を介して10個の入力側を有するORゲ
ート01と接続されている。
Wl〜AW10を介して10個の入力側を有するORゲ
ート01と接続されている。
従って、カウンタz1〜z1oの少くとも1つが最大計
数値に達している時、ORゲート01の出力側に2進「
1」値が現われる。
数値に達している時、ORゲート01の出力側に2進「
1」値が現われる。
クロック・ぐルスを形成するために、ORゲート01の
出力信号はANDゲートUlによって反転シンゼルクロ
ツクfと結合される。ANDゲートUlの出力信号によ
って第3のバッファメモリS3がクロック制御され、こ
の第3の・2ソフアメモリには線路AGl〜AG10の
2進値が転送される。線路TSにクロック・ξルスが現
われると、バッファメモリS3内の2進「1」値が、カ
ウンタz1〜z1oのうちどれが計数値14または15
に達したのかを表示する。
出力信号はANDゲートUlによって反転シンゼルクロ
ツクfと結合される。ANDゲートUlの出力信号によ
って第3のバッファメモリS3がクロック制御され、こ
の第3の・2ソフアメモリには線路AGl〜AG10の
2進値が転送される。線路TSにクロック・ξルスが現
われると、バッファメモリS3内の2進「1」値が、カ
ウンタz1〜z1oのうちどれが計数値14または15
に達したのかを表示する。
例えばカウンタz10が計数値14または15に達して
いる場合、その意味しているところは、シンIルクロツ
クfのクロックパルスが14〜15個生じている間、バ
ッファメモリS1またはS2の最後の4連続メモリセル
内には2進「1」値のみが存在する、ということである
。従って、バッファメモリS1、S2の最後の牛つのメ
モリセルに一時記憶された信号部分は、信号へのアイの
中央に位置する。そして、バッファメモリS1のメモリ
セル13に記憶された標本化値は第1図に示す回路の出
力側APへ、第2バツフアメモリS2のメモリセル13
に記憶された標本化値は出力側ANへ供給される。
いる場合、その意味しているところは、シンIルクロツ
クfのクロックパルスが14〜15個生じている間、バ
ッファメモリS1またはS2の最後の4連続メモリセル
内には2進「1」値のみが存在する、ということである
。従って、バッファメモリS1、S2の最後の牛つのメ
モリセルに一時記憶された信号部分は、信号へのアイの
中央に位置する。そして、バッファメモリS1のメモリ
セル13に記憶された標本化値は第1図に示す回路の出
力側APへ、第2バツフアメモリS2のメモリセル13
に記憶された標本化値は出力側ANへ供給される。
上述の過程を実行するために、・々ソファメモリS3に
選択回路AWSが接続されており、その入力側は端子B
kl〜Bkl0を介してバッファメモリS3の段1〜1
0・の出力側と接続されている。選択回路AWSの各入
力側に、それぞれ1つの出力側が配属されている。選択
回路AWSの複数の入力側に2進「1」値が加わると、
この2進「1」値は対応する出力側へ転送され、それ以
外の出力側にはすべて2進「0”」値が生じる。選択回
路の出力側に生じた2進値は、線路ASl〜AS10を
介して、クロック制御される第ΦのバッファメモリS4
のメモリセル1〜1oへ供給される。・々ソファメモリ
S養の機能については以下で説明する。
選択回路AWSが接続されており、その入力側は端子B
kl〜Bkl0を介してバッファメモリS3の段1〜1
0・の出力側と接続されている。選択回路AWSの各入
力側に、それぞれ1つの出力側が配属されている。選択
回路AWSの複数の入力側に2進「1」値が加わると、
この2進「1」値は対応する出力側へ転送され、それ以
外の出力側にはすべて2進「0”」値が生じる。選択回
路の出力側に生じた2進値は、線路ASl〜AS10を
介して、クロック制御される第ΦのバッファメモリS4
のメモリセル1〜1oへ供給される。・々ソファメモリ
S養の機能については以下で説明する。
例えば、/ζζラフメモリS4の10番目のメモリセル
に2進「1」値が記憶され、他のすべてのメモリセルは
2進「0」値を有している場合、ノ々ソファメモリS4
に接続されたゲート回路GSのANDゲートUP1oお
よびUN10が開く。ANDゲートUP10の場合、そ
の第2の入力側は端子E113と接続されているので、
第1のバッファメモリS1の13番目のメモリセルに記
憶された情報がゲート出力側に現われ、ORゲートOP
を介して出力側APへ転送される。ANDゲートUN1
oの場合は、その第2の入力側が端子E213と接続さ
れているので、バッファメモリS2の13番目のメモリ
セルに記憶されていた情報がゲート出力側に現われ、O
RゲートONを介して出力側ANへ転送される。
に2進「1」値が記憶され、他のすべてのメモリセルは
2進「0」値を有している場合、ノ々ソファメモリS4
に接続されたゲート回路GSのANDゲートUP1oお
よびUN10が開く。ANDゲートUP10の場合、そ
の第2の入力側は端子E113と接続されているので、
第1のバッファメモリS1の13番目のメモリセルに記
憶された情報がゲート出力側に現われ、ORゲートOP
を介して出力側APへ転送される。ANDゲートUN1
oの場合は、その第2の入力側が端子E213と接続さ
れているので、バッファメモリS2の13番目のメモリ
セルに記憶されていた情報がゲート出力側に現われ、O
RゲートONを介して出力側ANへ転送される。
バッファメモリS4の10番目以外のメモリセルが2進
「1」値を有している場合、ゲート回路GSのANDゲ
ートUPl〜upgまたはLJNl〜UN9のうち1対
が開き、バッファメモリSl 、S2の他のメモリセル
に記憶されていた2進値が出力側AP 、ANに送出さ
れる。
「1」値を有している場合、ゲート回路GSのANDゲ
ートUPl〜upgまたはLJNl〜UN9のうち1対
が開き、バッファメモリSl 、S2の他のメモリセル
に記憶されていた2進値が出力側AP 、ANに送出さ
れる。
スイッチング回路SWおよびそのカウンタ21〜210
によって信号Aのアイが検出されたなら、この検出過程
が繰り返して行なわれる。
によって信号Aのアイが検出されたなら、この検出過程
が繰り返して行なわれる。
その間、1つのカウンタが最高計数値に達すると、すべ
てのカウンタがぜ口にリセットされる。カウンタに対す
るリセット信号は、ANDゲートU1の出力信号、およ
びシンぜルクロツクfに対して270’だけ移相したク
ロック信号fsから得られる02つの信号はANDゲー
トU2に供給され、その出力側は、線路RSを介してす
べてのカウンタz1〜210のリセット入力側Rと接続
されている。
てのカウンタがぜ口にリセットされる。カウンタに対す
るリセット信号は、ANDゲートU1の出力信号、およ
びシンぜルクロツクfに対して270’だけ移相したク
ロック信号fsから得られる02つの信号はANDゲー
トU2に供給され、その出力側は、線路RSを介してす
べてのカウンタz1〜210のリセット入力側Rと接続
されている。
既に述べたように、バッファメモリS1、S2のどのメ
モリセルから2進値が出力側AP。
モリセルから2進値が出力側AP。
ANへ転送されるかは、バッファメモリS4の内容によ
って決定される。従って、バッファメモ1Js4の内容
は信号への標本化位相位置を決定する。例えば、信号A
のアイの幅が時間の経過とともに拡大するならば1選択
回路AWSの動作モードだけに基いて得られた新しい標
本化位相位置は、アイ幅の拡大前に選択された標本化位
相位置と同じように利用できる。標本化位相位置が不必
要に急変するのを避けるために。
って決定される。従って、バッファメモ1Js4の内容
は信号への標本化位相位置を決定する。例えば、信号A
のアイの幅が時間の経過とともに拡大するならば1選択
回路AWSの動作モードだけに基いて得られた新しい標
本化位相位置は、アイ幅の拡大前に選択された標本化位
相位置と同じように利用できる。標本化位相位置が不必
要に急変するのを避けるために。
比較器VGに20個の入力側が設けられ、そこニハ端子
Ak1〜Ak1oおよびBkl 〜Bk10が接続され
ている。アイの幅が変化する前の標本化位相位置が変化
後の標本化位相位置の中に全(含まれていない場合、つ
まり端子Akl。
Ak1〜Ak1oおよびBkl 〜Bk10が接続され
ている。アイの幅が変化する前の標本化位相位置が変化
後の標本化位相位置の中に全(含まれていない場合、つ
まり端子Akl。
Bkl 〜AklO、Bk1OK加わる2つの信号をA
ND結合しても2進「1」値が全く生じない場合にのみ
、比較器VGが)々ラフアメモリS4にクロックパルス
を送出する。この場合にのみ、選択回路AWSの出力側
に生じた2進値が、比較器VGのクロックツξルスによ
ってバッファメモリS4に転送される。この時、ただ1
つの2進「1」値を記憶しているメモリセルが、新しい
標本化位相位置を決定する。
ND結合しても2進「1」値が全く生じない場合にのみ
、比較器VGが)々ラフアメモリS4にクロックパルス
を送出する。この場合にのみ、選択回路AWSの出力側
に生じた2進値が、比較器VGのクロックツξルスによ
ってバッファメモリS4に転送される。この時、ただ1
つの2進「1」値を記憶しているメモリセルが、新しい
標本化位相位置を決定する。
発明の効果
本発明の標本化回路によれば、3進信号から最適の標本
化位相位置を連続的に検出できる。
化位相位置を連続的に検出できる。
またこの回路は全デジタル式なので、特別な措置を構じ
なくても集積回路として構成できる。
なくても集積回路として構成できる。
第1図は本発明による3進信号標本化回路の実施例のブ
ロック図、第2図は第1図の標本回路に含まれる論理回
路の詳細なブロック図、第3図は同じくスイッチング回
路の詳細なブロック図である0 A−・AMI符号化擬3進信通信k1、に2・・・ウィ
ンドコンパレータ、f10・・・クロック信号、f・・
・シンゼルクロツク、SR1、SR2・・・シフトレジ
スタ、S1、S2.S3.S4・・・/々ツファメモリ
、し・・・論理回路、SW・・・スイッチング回路、A
WS・・・選択回路、GS・・・ゲート回路、VG・・
・比較回路、Zl〜Z10・・・カウンタ、SS1〜5
S1o・・・スイッチ、UL1〜UL10゜UR1〜、
UR10、USI−US10,UTI〜UT10,Ul
、U2 、UPI 〜UP10。 UNI 〜UN10・ ANDゲート、OL1〜OL1
0,01、OP、ON・ ORゲート、AP。 AN・・・出力側。 FI6.2 FlO,3
ロック図、第2図は第1図の標本回路に含まれる論理回
路の詳細なブロック図、第3図は同じくスイッチング回
路の詳細なブロック図である0 A−・AMI符号化擬3進信通信k1、に2・・・ウィ
ンドコンパレータ、f10・・・クロック信号、f・・
・シンゼルクロツク、SR1、SR2・・・シフトレジ
スタ、S1、S2.S3.S4・・・/々ツファメモリ
、し・・・論理回路、SW・・・スイッチング回路、A
WS・・・選択回路、GS・・・ゲート回路、VG・・
・比較回路、Zl〜Z10・・・カウンタ、SS1〜5
S1o・・・スイッチ、UL1〜UL10゜UR1〜、
UR10、USI−US10,UTI〜UT10,Ul
、U2 、UPI 〜UP10。 UNI 〜UN10・ ANDゲート、OL1〜OL1
0,01、OP、ON・ ORゲート、AP。 AN・・・出力側。 FI6.2 FlO,3
Claims (1)
- 【特許請求の範囲】 1、3進信号が2つのウインドコンパレータに供給され
、3進信号の最大振幅が第1のウインドコンパレータの
ウインド内に、最小振幅が第2ウインドコンパレータの
ウインド内に現われる、3進信号の標本化回路において
、−各ウインドコンパレータ(k1、k2)の出力信号
が、3進信号のシンボルクロックに対して位相固定され
かつシンボルクロック周波数のm倍の周波数を有するク
ロック信号(f10)によつて標本化され、 −各々の2進標本化値は、それぞれ少くともm個の段を
有するシフトレジスタ(SR1、SR2)によつてシフ
トされ、各シフトレジスタ(SR1、SR2)の内容が
、シンボルクロック(f)によつてそれぞれバッファメ
モリ(S1、S2)に転送され、 −2つのバッファメモリ(S1、S2)の出力側が論理
回路(L)の入力側と接続され、第1のバッファメモリ
(S1)のk個の順次連続するメモリセルから成る複数
のメモリセルグループ、および第2のバッファメモリ(
S2)のk個の順次連続するメモリセルから成る複数の
メモリセルグループの各々に、それぞれ論理回路(L)
の1つの出力側(LS1〜LS10)が割当てられ、 −2つのメモリセル・グループのうち1つが2進「1」
値のみを有する場合に、論理回路の前記出力側(LS1
〜LS10)に2進「1」値が生じ、 −論理回路(L)の出力側(LS1〜LS10)に2進
「1」値が生じるたびに、当該出力側に配属されたカウ
ンタ(Z1〜Z10)が増分され、 −各カウンタ(Z1〜Z10)に対して第1の所定計数
状態およびそれより大きな第2の所定計数状態が設定さ
れており、カウンタ(Z1〜Z10)の1つが第2の所
定計数状態に達した時、カウンタ(Z1〜Z10)の1
つが第1の所定計数状態に致達したことを表わす信号内
容が2進「1」値として第3のバッファメモリ(S3)
に転送され、続いてすべてのカウンタ(Z1〜Z10)
がリセットされ、 −第3のバッファメモリ(S3)のすべてのメモリセル
が選択回路(AWS)の入力側と接続され、該選択回路
はその入力側に加えられた2進「1」値のうち1つだけ
を対応する出力側へ送出し、 −選択回路(AWS)の出力側に現われた信号によつて
、第1のバッファメモリ(S1)および第2のバッファ
メモリ(S2)に記憶された2進標本化値の1つを導通
させるようにゲート回路(GS)を制御する、 ことを特徴とする3進信号の標本化回路。 2、選択回路(AWS)とゲート回路(GS)との間に
クロック制御される第4のバッファメモリ(S4)が接
続され、該第4のバッファメモリは比較器(VG)によ
つてクロック制御され、第3のバッファメモリ(S3)
の出力側に現われた2進値と第4のバッファメモリ(S
4)の対応する出力側に現われた2進値とが、どのメモ
リセルにおいても一致しない場合にのみ、比較器(VG
)がクロックパルスを発生する、特許請求の範囲第1項
記載の3進信号の標本化回路。 3、mの値が10であり、各々のシフトレジスタ(SR
1、SR2)が13個の段を有し、第1および第2のバ
ッファメモリ(S1、S2)が13個のメモリセルから
成つている、特許請求の範囲第1項または第2項記載の
3進信号の標本化回路。 4、kの値が4であり、それぞれが4つの入力側を有す
る10対のANDゲート(UL1、UR1・・・UL1
0、UR10)が論理回路(L)に設けられ、各AND
ゲート対の第1のANDゲート(UL1・・・UL10
)の4つの入力側が第1のバッファメモリ(S1)の順
次連続する4つの出力側と接続され、第2のANDゲー
ト(UR1・・・UR10)の4つの入力側が第2のバ
ッファメモリ(S2)の相応する出力側と接続され、各
ANDゲート対の出力側はORゲート(OL1・・・O
L10)によつて結合され、該ORゲートの出力側が論
理回路(L)の出力側を形成している、特許請求の範囲
第3項記載の3進信号の標本化回路。 5、すべてのカウンタ(Z1・・・Z10)が同一の構
成を有し、該カウンタの第1の所定計数状態が、最高計
数状態より1計数単位だけ少ない計数状態である、特許
請求の範囲第4項記載の3進信号の標本化回路。 6、すべてのカウンタ(Z1・・・Z10)が4段に構
成されている特許請求の範囲第5項記載の3進信号の標
本化回路。 7、第3のバッファメモリ(S3)をクロック制御する
ために、各カウンタのすべての段のAND結合(US1
、UT1・・・US10、UT10)が行なわれ、その
出力が第1のORゲート(O1)の各入力側に送出され
、該ORゲートの出力側が、2つの入力側を有する第1
のANDゲート(U1)の1つの入力側に接続され、第
1のANDゲート(U1)の他方の入力側に反転したシ
ンボルクロック(f)が供給され、第1のANDゲート
(U1)の出力側が第3のバッファメモリ(S3)のク
ロック入力側と接続されている、特許請求の範囲第6項
記載の3進信号の標本化回路。 8、すべてのカウンタ(Z1・・・Z10)をリセット
するために、2つの入力側を有する第2のANDゲート
(U2)の1つの入力側に第1のANDゲート(U1)
の出力側が接続され、第2のANDゲート(U2)の第
2の入力側には270°移相したシンボルクロック(@
f@s)が供給され、第2のANDゲート(U2)の出
力側がカウンタ(Z1・・・Z10)のリセット入力側
(R)と接続されている、特許請求の範囲第7項記載の
3進信号の標本化回路。 9、ゲート回路(GS)が2つの部分から成り、各部分
に、それぞれ2つの入力側を有する10個のANDゲー
ト(UP1・・・UP10、UN1・・・UN10)が
設けられ、第1の部分の各ANDゲート(UP1・・・
UP10)の1方の入力側に第1のバッファメモリ(S
1)の順次連続する10個の出力側(E14・・・E1
13)が接続され、第2の部分の各ANDゲート(UN
1・・・UN10)の1方の入力側に第2のバッファメ
モリ(S2)の順次連続する10個の出力側(E24・
・・E213)が接続され、第1および第2の部分のA
NDゲートの第2の入力側がそれぞれ第4のバッファメ
モリ(S4)の出力側と接続され、第1の部分のAND
ゲート(UP1・・・UP10)の出力側が、10個の
入力側を有する第1のORゲート(OP)の入力側と接
続され、第2の部分のANDゲート(UN1・・・UN
10)の出力側が10個の入力側を有する第2のORゲ
ート(ON)の入力側と接続されている、特許請求の範
囲第2項または第3項記載の3進信号の標本化回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19853519929 DE3519929A1 (de) | 1985-06-04 | 1985-06-04 | Schaltungsanordnung zur abtastung eines ternaeren signales |
DE3519929.6 | 1985-06-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61280146A true JPS61280146A (ja) | 1986-12-10 |
Family
ID=6272359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61123839A Pending JPS61280146A (ja) | 1985-06-04 | 1986-05-30 | 3進信号の標本化回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4700359A (ja) |
EP (1) | EP0204376B1 (ja) |
JP (1) | JPS61280146A (ja) |
AT (1) | ATE81571T1 (ja) |
CA (1) | CA1271531A (ja) |
DE (2) | DE3519929A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE34206E (en) * | 1988-10-24 | 1993-03-30 | Northern Telecom Limited | Method and apparatus for timing recovery |
US4896334A (en) * | 1988-10-24 | 1990-01-23 | Northern Telecom Limited | Method and apparatus for timing recovery |
US5157690A (en) * | 1990-10-30 | 1992-10-20 | Level One Communications, Inc. | Adaptive convergent decision feedback equalizer |
DE59302305D1 (de) * | 1992-02-19 | 1996-05-30 | Siemens Ag | Verfahren und Anordnung zur Übertragung von Zusatzinformation |
DE4303962A1 (de) * | 1993-02-10 | 1994-08-18 | Georg Dipl Ing Figol | Datenregenerator |
US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
US6167082A (en) * | 1997-03-06 | 2000-12-26 | Level One Communications, Inc. | Adaptive equalizers and methods for carrying out equalization with a precoded transmitter |
DE19857396C2 (de) * | 1998-12-12 | 2002-11-14 | Josef Von Stackelberg | Ausfallsicherheitsgerichteter Binärstellenvergleicher mit ternärer Ergebnis- und Zustandsanzeige |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3864529A (en) * | 1972-09-14 | 1975-02-04 | Lynch Communication Systems | Receiver for decoding duobinary signals |
US3764989A (en) * | 1972-12-20 | 1973-10-09 | Ultronic Systems Inc | Data sampling apparatus |
US4080572A (en) * | 1976-11-24 | 1978-03-21 | Westinghouse Electric Corporation | Receiver and method for synchronizing and detecting coded waveforms |
FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
DE2827958C2 (de) * | 1978-06-26 | 1980-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Streckenregenerator für in einem Partial-Response-Code vorliegende mehrstufige digitale Signale |
US4339823A (en) * | 1980-08-15 | 1982-07-13 | Motorola, Inc. | Phase corrected clock signal recovery circuit |
-
1985
- 1985-06-04 DE DE19853519929 patent/DE3519929A1/de not_active Withdrawn
-
1986
- 1986-05-30 JP JP61123839A patent/JPS61280146A/ja active Pending
- 1986-06-02 DE DE8686200957T patent/DE3686959D1/de not_active Expired - Lifetime
- 1986-06-02 EP EP86200957A patent/EP0204376B1/de not_active Expired - Lifetime
- 1986-06-02 AT AT86200957T patent/ATE81571T1/de not_active IP Right Cessation
- 1986-06-03 US US06/870,272 patent/US4700359A/en not_active Expired - Lifetime
- 1986-06-04 CA CA000510856A patent/CA1271531A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4700359A (en) | 1987-10-13 |
EP0204376A2 (de) | 1986-12-10 |
EP0204376B1 (de) | 1992-10-14 |
EP0204376A3 (en) | 1989-01-04 |
DE3519929A1 (de) | 1986-12-04 |
ATE81571T1 (de) | 1992-10-15 |
DE3686959D1 (de) | 1992-11-19 |
CA1271531A (en) | 1990-07-10 |
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