JPS61264883A - スライスレベル制御回路 - Google Patents
スライスレベル制御回路Info
- Publication number
- JPS61264883A JPS61264883A JP10599485A JP10599485A JPS61264883A JP S61264883 A JPS61264883 A JP S61264883A JP 10599485 A JP10599485 A JP 10599485A JP 10599485 A JP10599485 A JP 10599485A JP S61264883 A JPS61264883 A JP S61264883A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- level
- slice level
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、文字多重放送における信号抜き取りのための
スライスレベルを制御するスライスレベル制御回路に関
する。
スライスレベルを制御するスライスレベル制御回路に関
する。
文字多重放送は、テレビ放送信号の垂直帰線期間（１０
〜２１Ｈ）に文字や図形情報をデジタルデータの形で重
畳し、受信側でこれをデコードすると共にメモリに蓄え
て、完全な１枚の画面としてＣＲＴに表示させるように
したものである。
〜２１Ｈ）に文字や図形情報をデジタルデータの形で重
畳し、受信側でこれをデコードすると共にメモリに蓄え
て、完全な１枚の画面としてＣＲＴに表示させるように
したものである。
そして、パターン方式及びコード方式共に、そのデジタ
ル情報はＩＨ毎にデータ基本単位、つまりデータパケッ
トとして送られ、そのデータパケットは、クロックラン
イン信号ＣＲＩとフレーミングコード信号ＦＣを存する
同期部を先頭として、その次にデータ部が設けられてい
る。
ル情報はＩＨ毎にデータ基本単位、つまりデータパケッ
トとして送られ、そのデータパケットは、クロックラン
イン信号ＣＲＩとフレーミングコード信号ＦＣを存する
同期部を先頭として、その次にデータ部が設けられてい
る。
クロックランイン信号ＣＲＩは同期符号としての８サイ
クルの信号で成り、このクロックランイン信号ＣＲＩを
基にして作られたクロックを同期信号としてデータ処理
が行われる。
クルの信号で成り、このクロックランイン信号ＣＲＩを
基にして作られたクロックを同期信号としてデータ処理
が行われる。
テレビ放送の文字多重用部分のＩＨ当たりの信号は、２
図（ａ）に示すように、水平同期信号Ｈｐの次にカラー
バースト（色同期用信号）ＣＢが存在し、水平同期信号
Ｈｐより５６Ｔｃ （Ｉ Ｔｃ＃１７５ｎｓ）後から８
サイクルのクロックランインＣＲＩ信号が存在し、その
次にフレーミングコード信号が続き、その後データ部が
続く。なお、フレーミングコード信号やデータ部は図示
しなかった。
図（ａ）に示すように、水平同期信号Ｈｐの次にカラー
バースト（色同期用信号）ＣＢが存在し、水平同期信号
Ｈｐより５６Ｔｃ （Ｉ Ｔｃ＃１７５ｎｓ）後から８
サイクルのクロックランインＣＲＩ信号が存在し、その
次にフレーミングコード信号が続き、その後データ部が
続く。なお、フレーミングコード信号やデータ部は図示
しなかった。
ところで、クロックランイン信号ＣＲＩから同期信号を
作る場合は、それをスライスして矩形波信号としている
が、そのクロックランイン信号ＣＲ１のレベルはＡＧＣ
がかかっていても、チャンネル如何によって、またセッ
ト如何によって、規格値からある程度変動してバラツキ
がある。
作る場合は、それをスライスして矩形波信号としている
が、そのクロックランイン信号ＣＲ１のレベルはＡＧＣ
がかかっていても、チャンネル如何によって、またセッ
ト如何によって、規格値からある程度変動してバラツキ
がある。
従って、第３図（ａｌに示すようにスライスレベルＳＬ
′を決定しても、そのクロックランインＣＲＩのレベ
ル如何によっては、第３図（ｂ）、（Ｃ）に示すように
、その得られるパルス幅が異なって、正確に文字放送信
号抜き取りを行うことができなくなる。（ｂ）はｂで示
す波形をスライスして得たパルス、（Ｃ）はＣで示す波
形をスライスして得たパルスである。
′を決定しても、そのクロックランインＣＲＩのレベ
ル如何によっては、第３図（ｂ）、（Ｃ）に示すように
、その得られるパルス幅が異なって、正確に文字放送信
号抜き取りを行うことができなくなる。（ｂ）はｂで示
す波形をスライスして得たパルス、（Ｃ）はＣで示す波
形をスライスして得たパルスである。
本発明は以上のような点に鑑みて成されたもので、その
目的は、正確な文字信号抜き取りを行うことができるよ
うにしたスライスレベルを得ることができるようにした
ライスレベル制御回路を提供することである。
目的は、正確な文字信号抜き取りを行うことができるよ
うにしたスライスレベルを得ることができるようにした
ライスレベル制御回路を提供することである。
このために本発明は、文字放送信号中のクロックランイ
ン信号をデジタル信号に変換して第一ラッチ回路にラッ
チし、該ラッチした現在のデータと第二ラッチ回路にラ
ッチした以前のデータとを比較し、レベルの大きな方の
データを上記第二ラッチ回路に更新してラッチし、当該
クロックランイン信号の終了時の該第二ラッチ回路の出
力データの所望のパーセントをスライスレベルとしてい
る。
ン信号をデジタル信号に変換して第一ラッチ回路にラッ
チし、該ラッチした現在のデータと第二ラッチ回路にラ
ッチした以前のデータとを比較し、レベルの大きな方の
データを上記第二ラッチ回路に更新してラッチし、当該
クロックランイン信号の終了時の該第二ラッチ回路の出
力データの所望のパーセントをスライスレベルとしてい
る。
以下、本発明の実施例について説明する。第１図はその
一実施例のスライスレベル制御回路を示すものであり、
１は複合映像信号をペデスタルクランプ回路（図示せず
）に入力しペデスタルを揃えた文字信号をデジタル信号
に変換するＡ／Ｄ変換器、２はそのＡ／Ｄ変換器１から
の信号をラッチする（第一）ラッチ回路、３はそのラッ
チ回路２の出力データＡと後記するデータＢの大小を比
較する比較器で、Ａ＞Ｈの時に次段のデータセレクタ４
に、そのデータＡを選択させ、それ以外の時にデータセ
レクタ４にデータＢを選択させるための出力を出す。デ
ータセレクタ４はデータＡ或いはＢを選択して、（第二
）ラッチ回路５に送る。
一実施例のスライスレベル制御回路を示すものであり、
１は複合映像信号をペデスタルクランプ回路（図示せず
）に入力しペデスタルを揃えた文字信号をデジタル信号
に変換するＡ／Ｄ変換器、２はそのＡ／Ｄ変換器１から
の信号をラッチする（第一）ラッチ回路、３はそのラッ
チ回路２の出力データＡと後記するデータＢの大小を比
較する比較器で、Ａ＞Ｈの時に次段のデータセレクタ４
に、そのデータＡを選択させ、それ以外の時にデータセ
レクタ４にデータＢを選択させるための出力を出す。デ
ータセレクタ４はデータＡ或いはＢを選択して、（第二
）ラッチ回路５に送る。
このラッチ回路５の出力は、上記比較器３及びデータセ
レクタ４にデータＢとして入力される他に、Ａのレベル
のデータに変換する変換回路に人力されている。７はデ
ジタルデータをアナログ信号に変換するＤ／Ａ変換器で
ある。
レクタ４にデータＢとして入力される他に、Ａのレベル
のデータに変換する変換回路に人力されている。７はデ
ジタルデータをアナログ信号に変換するＤ／Ａ変換器で
ある。
８はクロックランイン期間中ハイレベルとなるＣＲＩ判
別信号（第２図（ｂ））をゲート信号として入力するア
ンドゲートであり、このＣＲＩ判別信号が入力している
ときに入るサンプリングクロックが、ラッチ回路２．５
のクロック端子ｃｋに入力する。このサンプリングクロ
ックは、Ａ／Ｄ変換器１やＤ／Ａ変換器７の変換速度に
対応した周波数で、クロックランインよりも数十倍高い
周波数のクロックである。また、ラッチ回路５は、水平
同期信号Ｈｐが到来するごとに、その内容がクリアされ
て、次のクロックランインのラッチに備えられる。
別信号（第２図（ｂ））をゲート信号として入力するア
ンドゲートであり、このＣＲＩ判別信号が入力している
ときに入るサンプリングクロックが、ラッチ回路２．５
のクロック端子ｃｋに入力する。このサンプリングクロ
ックは、Ａ／Ｄ変換器１やＤ／Ａ変換器７の変換速度に
対応した周波数で、クロックランインよりも数十倍高い
周波数のクロックである。また、ラッチ回路５は、水平
同期信号Ｈｐが到来するごとに、その内容がクリアされ
て、次のクロックランインのラッチに備えられる。
さて、本実施例では、クロックランイン信号ＣＲＩのみ
が、アンドゲート８からのサンプリングクロックによっ
て、ラッチ回路２にて順次ラッチされ、比較器３に送ら
れる。当初は、後段のラッチ回路５にラッチされたデー
タＢはクリアされていて零であるので、前段のラッチ回
路２にてラッチされたデータＡよりも、そのレベル（ア
ナログ信号に換算した際のレベル）が小さく、データセ
レクタ４はデータＡを選択して、ラッチ回路５に送るが
、データＡがデータＢよりも小さい場合は、データＢが
データセレクタ４で選択されるようになる。
が、アンドゲート８からのサンプリングクロックによっ
て、ラッチ回路２にて順次ラッチされ、比較器３に送ら
れる。当初は、後段のラッチ回路５にラッチされたデー
タＢはクリアされていて零であるので、前段のラッチ回
路２にてラッチされたデータＡよりも、そのレベル（ア
ナログ信号に換算した際のレベル）が小さく、データセ
レクタ４はデータＡを選択して、ラッチ回路５に送るが
、データＡがデータＢよりも小さい場合は、データＢが
データセレクタ４で選択されるようになる。
従って、クロックランインの期間中、ラッチ回路５は常
に最大レベルのデータを更新してラッチし続けることに
なる。そして、クロックランイン期間が終了すとと、そ
の最大レベルのデータはその値が変換回路６で２のレベ
ル（アナログ信号に換算した際のレベル）に変換されて
、Ｄ／Ａ変換器７でアナログ信号に変換され、スライス
レベルＳＬとして出力される。
に最大レベルのデータを更新してラッチし続けることに
なる。そして、クロックランイン期間が終了すとと、そ
の最大レベルのデータはその値が変換回路６で２のレベ
ル（アナログ信号に換算した際のレベル）に変換されて
、Ｄ／Ａ変換器７でアナログ信号に変換され、スライス
レベルＳＬとして出力される。
よって、このスライスレベルＳＬは、クロックランイン
信号ＣＲＩの最大値のピーク値の〃のレベルとなり、こ
のレベルは当該クロックランインＣＲＩの存在するデー
タパケットで固定され、そのデータパケットのデータ抜
き取りがそのスライスレベルで行われる。
信号ＣＲＩの最大値のピーク値の〃のレベルとなり、こ
のレベルは当該クロックランインＣＲＩの存在するデー
タパケットで固定され、そのデータパケットのデータ抜
き取りがそのスライスレベルで行われる。
クロックランインの振幅の変動は、そのチャンネル間、
或いはセット間によって発生するものの、同一装置にお
いてはその変動は全体的に変動する。
或いはセット間によって発生するものの、同一装置にお
いてはその変動は全体的に変動する。
つまりクロックランインの８サイクル全部に亘って全体
的に変動する。
的に変動する。
従って、上記のように８サイクルのクロックランインに
おける最大のピーク値のＡをスライスレベルとすれば、
そのスライスレベルは、当８亥データパケットでは固定
されるが、別のデータパケットでは、そのパケットのク
ロックランインのレベルに応じた値となるので、画定ス
ライスレベルに比較して、常に適正な、つ銅り所定デユ
ーティ比の信号抜き取りを行うことができるようになる
。
おける最大のピーク値のＡをスライスレベルとすれば、
そのスライスレベルは、当８亥データパケットでは固定
されるが、別のデータパケットでは、そのパケットのク
ロックランインのレベルに応じた値となるので、画定ス
ライスレベルに比較して、常に適正な、つ銅り所定デユ
ーティ比の信号抜き取りを行うことができるようになる
。
なお、以上において、スライスレベルは、クロックラン
インの最大値の〃に限られるものではなく、３／４その
他の比率であっても良い。
インの最大値の〃に限られるものではなく、３／４その
他の比率であっても良い。
以上から本発明によれば、入力するクロックランインの
レベルに応じて信号抜き取りのためのスライスレベルが
決定されるので、常に適正な信号抜き取りを行うことが
できるようになる。
レベルに応じて信号抜き取りのためのスライスレベルが
決定されるので、常に適正な信号抜き取りを行うことが
できるようになる。
第１図は本発明のスライスレベル制御回路、第２図（ａ
）は文字信号を示す波形図、（ｂ）はＣＲＩ判別信号の
波形図、（Ｃ）は水平同期信号の波形図、第３図（ａ）
は従来の固定スライスレベルによる信号抜き取りの説明
のための波形図、（ｂｌ、（Ｃ）は抜き取られた信号の
波形図である。 １・・・Ａ／Ｄ変換器、２・・・ラッチ回路、３・・・
比較器、４・・・データセレクタ、５・・・ラッチ回路
、６・・・各変換器、７・・・Ｄ／Ａ変換器、８・・・
アンドゲート。
）は文字信号を示す波形図、（ｂ）はＣＲＩ判別信号の
波形図、（Ｃ）は水平同期信号の波形図、第３図（ａ）
は従来の固定スライスレベルによる信号抜き取りの説明
のための波形図、（ｂｌ、（Ｃ）は抜き取られた信号の
波形図である。 １・・・Ａ／Ｄ変換器、２・・・ラッチ回路、３・・・
比較器、４・・・データセレクタ、５・・・ラッチ回路
、６・・・各変換器、７・・・Ｄ／Ａ変換器、８・・・
アンドゲート。
Claims (1)
- （１）、文字放送信号から信号を抜き取るためのスライ
スレベルを制御する回路であって、 文字放送信号中のクロックランイン信号をデジタル信号
に変換して第一ラッチ回路にラッチし、該ラッチした現
在のデータと第二ラッチ回路にラッチした以前のデータ
とを比較し、レベルの大きな方のデータを上記第二ラッ
チ回路に更新してラッチし、当該クロックランイン信号
の終了時の該第二ラッチ回路の出力データの所望のパー
セントをスライスレベルとしたとを特徴とするスライス
レベル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10599485A JPS61264883A (ja) | 1985-05-20 | 1985-05-20 | スライスレベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10599485A JPS61264883A (ja) | 1985-05-20 | 1985-05-20 | スライスレベル制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264883A true JPS61264883A (ja) | 1986-11-22 |
Family
ID=14422271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10599485A Pending JPS61264883A (ja) | 1985-05-20 | 1985-05-20 | スライスレベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627595A (en) * | 1990-06-23 | 1997-05-06 | Telefunken | Sdystem for transmitting and decoding biphase data, in particular for VPS |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211335A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | レベルシフト回路 |
| JPS6028391A (ja) * | 1983-07-26 | 1985-02-13 | Mitsubishi Electric Corp | テレビジヨン受信機 |
-
1985
- 1985-05-20 JP JP10599485A patent/JPS61264883A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211335A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | レベルシフト回路 |
| JPS6028391A (ja) * | 1983-07-26 | 1985-02-13 | Mitsubishi Electric Corp | テレビジヨン受信機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627595A (en) * | 1990-06-23 | 1997-05-06 | Telefunken | Sdystem for transmitting and decoding biphase data, in particular for VPS |
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