JPS61262935A - デ−タ処理装置およびデ−タ伝送路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はデータ処理装置に関し、特にデータ駆動形の
データ処理装置に関する。

（従来技術） ノイマン形データ処理装置では、逐次処理のために、速
度が遅く、しかも並列処理が困難であるなどの欠点があ
った。そこで、最近では、データ駆動形（データフロー
形）データ処理装置が提案されかつ実現されている。こ
のようなデータ駆動形のデータ処理装置の一例が、たと
えば、昭和５９年４月９日付で発行された日経エレクト
ロニクス第１８１頁から第２１８頁に開示されている。

従来のデータ駆動形データ処理装置においては、ＦＩＦ
○メそりを用い、そのＦＩＦＯメモリから同期式ハスを
通して、処理ユニットにデータを転送している。

（発明が解決しようとする問題点） データ駆動形の処理装置においては、発火したものから
処理するために、処理の流れが均一にならない。そこで
、従来は、上述のように複数の緩衝記憶（ＦＩＦＯメそ
り）や処理要素を同期式のバスで接続するようにしてい
た。

このような従来のデータ処理装置では、ＦＩＦＯメモリ
の容量は発火の速さや時期に大きく左右されるため、全
くスムーズに処理できるようにするためのこのＦＩＦ○
メモリの容量の設計ないし選択が非常に困難である。し
たがって、現実的には、適当に設計しておき、ＦＩＦＯ
メそりがいっばいになれば処理を停止するなどしている
。

一方、このような事態を回避するためには、特殊なオー
バフロー処理機構を採用して、入力の続行、停止を各部
分毎に制御すればよい。しかしながら、そのような処理
機構はハード的に複雑になってしまう。

それゆえに、この発明の主たる目的は、データ処理をス
ムーズに行なえる、データ駆動形のデータ処理装置を提
供することである。

（問題点を解決するための手段） 第１の発明は、簡単にいえば、後段から前段に向けてデ
ータが並列的に出力される複数のレジスタ、この複数の
レジスタの間に配置される複数のデータ処理手段、それ
ぞれのデータ処理手段の前段のレジスタの空きを検出す
るための空き検出手段、および空き検出手段によって前
段のレジスタの空きが検出されたことに応じて後段のレ
ジスタから出力されて対応のデータ処理手段を経たデー
タを前段のレジスタへ転送する手段を備える、データ処
理装置である。

第２の発明は、データのプッシュインとポツプアウトと
を独立的かつ同時的に行なうことができ、さらにプッシ
ュインされたデータが前段のレジスタの空きを条件とし
て自動的に出力方向ヘシフトされていくような自走式シ
フトレジスタの複数の段間にわたって直列的に複数のデ
ータ処理手段を配置した、データ伝送路である。

（作用） 複数のレジスタ間において後段から前段に向けてデータ
が転送される。このとき、このデータに含まれるたとえ
ば処理コードがそのレジスタに対応する指示手段に入力
される。指示手段ではその内容に応じて、データ処理手
段における処理の種類もしくは処理の種類の系列を生成
し、それを対応のデータ処理手段に与える。このとき後
段のレジスタのデータはそのデータ処理手段に与えられ
、対応の指示手段からの指示に応じた処理が実行される
。一方、空き検出手段が前段のレジスタの空きを検出す
ると、転送手段が、データ処理手段を経たデータを前段
のレジスタへ与える。

（発明の効果） この発明によれば、前段のレジスタが空き状態であれば
自動的にデータ処理手段からデータが与えられるため、
非同期式のデータ処理装置として構成することができる
。したがって、処理手段における処理の頻度に応じて、
特別に緩衝制御などを設けることなく、スムーズに処理
を実行することができる。また、この発明によれば、複
数のレジスタ間にデータ処理手段を配置するだけでよく
、繰り返しのデータ処理などが効率よく行なえ、そして
その設計もまた極めて簡単である。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行なう以下の実施例の詳細な説明か
ら一層明らかとなろう。

（実施例） 第１図はこの発明が実施され得るデータ処理装置の一例
としての並列処理形エミュレータの一例を示すシステム
概念図である。システム１０は、データ伝送路として非
同期遅延線リング１２を含み、この非同期遅延線リング
１２には、合流部１４を通して処理すべきデータパケッ
トが与えられるとともに、その処理されたデータは分岐
部１６を通して出力される。合流部１４から与えられた
データバケットは、非同期遅延線リング１２を通って、
分岐部１８によって分岐されて、機能記憶部２０に与え
られる。機能記憶部２０から読み出されたデータは、合
流部２２を通して再び非同期遅延線リング１２に与えら
れる。

機能記憶部２０から与えられたデータバケットは、たと
えば第２図に示すように、ヘッダＨＤとそれに後続する
複数のデータワードＤＷ、−ＤＷｎを含む。ヘッダＨＤ
は、処理コードＰＣおよび制御コードＣＣを含み、この
処理コードＰＣには、パケット構造を示すコードと処理
内容を示すコードとが含まれる。パケット構造を示すコ
ードとしては、たとえばヘッダであることや最後のデー
タワードであることなどを示す順番コードがたとえば第
１７番目および第１６番目の２ピントで与えられる。処
理内容を示すコードは、特にＦコードと呼ばれ、たとえ
ばｒ＋Ｊ、ｒ−Ｊ、　　・・・またはデータの置換ある
いは挿入など、処理の種類を特定するために用いられる
。制御コードＣＣには、プログラム構造に起因するノー
ド情報すなわぢ物理的な行先情報やカラー情報など論理
的な情報が含まれる。

非同期遅延線リング１２によって伝送される上述のよう
なデータバケットは、分岐部２４および合流部２６を通
して、発火部２７を構成する第１のループ状のデータ伝
送路２８に与えられる。異なるデータバケットが、異な
る分岐部３０および合流部３２を通して、発火部２７を
構成する第２のループ状のデータ伝送路３４に取り込ま
れる。

第１および第２のループ状のデータ伝送路２８および３
４に与えられたデータバケットは、それぞれのループを
互いに逆方向に伝送され、これら伝送路とともに発火部
２７を構成する発火検出部３６に与えられる。発火検出
部３６では、２つのデータバケットの間でそれぞれのデ
ータパケット中に含まれる制御コードの比較を行なうこ
とによって、第１のループ状のデータ伝送路２８上に存
在するデータパケットと第２のループ状のデータ伝送路
３４上に存在するデータパケソ１−と力敢１をなすか否
かを判定し、データパケット対として検出された特定の
データパケットに基づいて１つの新しいデータパケット
を生成する。このようにして生成された新しいデータパ
ケソ１へは、たとえば第１のループ状のデータ伝送路２
８上に置かれ、分岐部３８および合流部４０を通して再
び非同期遅延線リング１２上にもたらされる。

非同期遅延線リング１２」二を転送される新しいデータ
パケットば、たとえば分岐部４２を通して演算処理部４
４に与えられ、そこでそのデータパケットのヘッダに含
まれる処理コードに従ってそのデータパケットに含まれ
る後続の単一または複数の処理対象データを処理する。

この演算処理部４４によって処理されたデータが、合流
部４６を通して再び非同期遅延線リング１２に合流され
る。

この処理結果は、再び機能記憶部２０に与えられるか、
あるいは分岐部Ｉ６を通して出力されるのである。

なお、システム１０には、さらに、制御コート処理部４
８およびカラー管理部５ｏが設けられる。

この発明は第１図に示すシステム１ｏにおける演算処理
部４４に適用され得る。しかしながら、このような演算
処理部４４は、主データ伝送路１２に対して並列的では
なく、第１図において点線で示すように、そのデータ伝
送路１２」二に直列的に介挿されてもよい。

第３図はこの発明の基礎となるデータ処理装置の一例を
示ず櫃略ブロック図である。演算処理部４４は、多段接
続された並列データバッファＢ。

、Ｂ１１１３２．　Ｉ３３．　　・・・およびそれらの
それぞれに関連して設けられるＣ要素（Ｃｏｉｎｃｉｄ
ｅｎｔ　ＥＩｅｍｅｎｔ）　ＣＯ，ＣＩ　＋　　Ｃ２，
Ｃ３１・・・を含む。

これら並列データハソファＢ。−Ｂ３およびＣ要素Ｃ８
〜Ｃ３は、協働して、非同期自走式シフトレジスタを構
成する。この非同期自走式シフトレジスタとは、データ
のプッシュインとポツプアウトとを独立的かつ同時的に
行なうことができ、さらにプッシュインされたデータが
前段のレジスタないし並列データハソファが空いている
ことを条件として、シフトクロックを用いずに、自動的
に転送されるようなシフトレジスタをいう。このような
非同期自走式シフトレジスタは、主データ伝送路１２お
よびループ状の第１および第２のデータ伝送路２８およ
び３４としても用いられ得る。

ここで、第４図および第５図を参照して、非同期自走式
シフトレジスタを構成するＣ要素について説明する。Ｃ
要素Ｃば、６つの端子Ｔ、〜Ｔ６を含み、端子Ｔ、には
後段のＣ要素からの信号ＴＲＩ　　（Ｔｒａｎｓｆｅｒ
　Ｉｎ　）が与えられ、端子Ｔ２からは後段のＣ要素に
対して信号Ａ　Ｋ　Ｏ（Ａｃｋｎｏｗｌｅｄｇｅ　Ｏｕ
ｔ　）が出力される。端子Ｔ３からは前段のＣ要素に対
して信号Ｔ　ＲＯ（Ｔｒａｎｓｆｅｒ　０ｕｔ）が出力
され、端子Ｔ４からは前段のＣ要素からの信号ＡＫ　Ｉ
　　（Ａｃｋｎｏｗｌｅｄｇｅ　１．ｎ）が与えられる
。信号ＴＲＯは、さらに、その対応する並列データハソ
ファに転送指令信号として与えられる。そして、信号Ａ
ＫＩは、前段の並列データバッファの空き信号として与
えられる。

なお、端子Ｔ５にはりセント信号ＲＥＳＥＴが与えられ
、端子Ｔ６には停止信号５ＴＯＰが与えられる。

第４図の回路において、端子Ｔ５からリセット信号ＲＥ
ＳＥＴが与えられると、それがインバータによって反転
され、この信号が与えられる４つのナントゲートＧ＋　
、Ｇ４．ｑ＋　＋およびＣＩ４の出力がともにハイレベ
ルになる。ナントゲートＧ、、Ｇ４およびＧ、、、Ｇ、
　４の出力がハイレベルであり、したがってそれを受け
るナンドゲー）Ｇ３および０１３の出力がともにローレ
ベルとなる。ナントゲートＧ４のハイレベルの出力が信
号ＡＫＯとなり、端子Ｔ２から後段のＣ要素への信号Ａ
ＫＩとして与えられる。これが前段の並列データバッフ
ァの空きの状態を表わす信号である。

このとき、データがまだ到着していないとすれば、端子
Ｔ、への信号ＴＲＩがローレベルである。端子Ｔ５への
りセント信号ＲＥＳＥＴが解除されると、インバータの
出力がハイレベルとなり、一方ナンドゲートＧＩ４から
の信号ＡＫ’もまたハイレベルであり、この状態が初期
状態である。

初期状態においては、したがって、ナントゲートＧ１お
よびＧ、Ｉのそれぞれの出力がハイレベルであり、オア
ゲートＧ２およびＧＩ２の一方入力がハイレベルである
。そのため、ナントゲートＧ３およびＧＩ３の２つの入
力はともにそれぞれハイレベルであり、したがってこの
ナンドゲ−１・Ｇ３およびＣ１０の出力はともにローレ
ベルである。すなわち、信号ＴＲ’および端子Ｔ３から
の信号Ｔ　ＲＯがローレベルである。ナントゲートＧ４
およびＧ１４の入力は、それぞれ、ローレベル、ハイレ
ベルおよびハイレベルとなり、これらナンドゲ−１−ｃ
４およびＧＩ４の出力はそれぞれノ＼イレベルとなる。

データが転送されてきて、後段のＣ要素から与えられる
端子Ｔ、への信号ＴＲ’ｌが第５図に示ずようにハイレ
ベルに転じると、ナントゲートＧ。

の３つの入力はすべてハイレベルとなり、その出力はロ
ーレベルとなる。そうすると、ナンドケートＧ３の出力
すなわち信号ＴＲ’が第５図に示すようにハイレベルと
なり、ナントゲートＧ４の出力がローレベルとなる。信
号ＴＲ’がハイレベルとなると、ナントゲートＧｌ　１
　の出力がローレベルとなり、ナンドゲ−１・ｃｚ３の
出力ＴＲＯがハイレベル、ナントゲートＧＩ４の出力Ａ
Ｋ’がローレベルとなる。ナントゲートＧ４およびＧＩ
４の出力がそれぞれナントゲートＧ３およびＧＩ３の入
力に戻り、これらナントゲートＧ３およびＧ、３の出力
がハイレベルの状態でロックされる。

このようにして、第５図に示すように端子Ｔ２からの信
号ＡＫＯがローレベルとなり、このＣ要素Ｃの対応する
並列データバッファにデータが転送されたこと、すなわ
ちその状態ではもはやデータの転送を受は付けないこと
が後段のＣ要素に伝えられる。また、ナントゲートＧＩ
３の出力がハイレベルであり、端子Ｔ３から、前段のＣ
要素にハイレベルの信号ＴＲＯが与えられる。このハイ
レベルの信号ＴＰＯが、それに対応する並列データ八ソ
ファへの転送指令として与えられ、その並列データ八ソ
ファのデータが前段に送られる。

信号ＡＫＯがローレベルになると、第５図に示すように
信号ＴＲＩがローレベルになり、したがって、ナンドゲ
ー）　Ｇ　＋の出力ＴＲ’がハイレベルに戻る。さらに
、前述のようにして、ナンドゲ−’　）　ＣＩ　４　ノ
出力Ａ　Ｋ　’がローレベルに変わることによって、ナ
ントゲートＧ４の出力ＡＫＯはハイレベルに戻り、ナン
トゲートＧ３の出力ＴＲ’はローレベルに戻る。

前段のＣ要素からの信号ＡＫ○ずなわち端子Ｔ４から与
えられる信号ＡＫＩが、第５図に示すように、ハイレベ
ルからローレベルに変わると、すなわち、前段の並列デ
ータバッファの空きが抽出されると、オアゲートＧ、２
の入力がローレベルとなり、信号ＴＲ’もまたローレベ
ルであるため、このオアゲートＧ１２の出力もまたロー
レベルとなる。このとき、ナントゲートＧ、３の出力は
ノ＼イレベルになっているので、ナンドゲー）Ｇ１４の
出力がハイレベルに変わる。そのため、ナンドゲー）Ｇ
Ｉ３の入力がハイレベルとなり、ナントゲートＧ１３の
出力はローレベルに戻る。このようにして、初期状態と
同じ状態に戻る。

もし前段のＣ要素からの信号ＡＫＯすなわち端子Ｔ４か
らの信号ＡＫＩがローレベルのままであるとすると、す
なわち前段のＣ要素に対応する並列データバッファがま
だ空き状態でないとすると、ナントゲートＧｌ＋の１つ
の入力はローレベルのままとなるため、端子Ｔ、からの
信号ＴＲＩがハイレベルとして与えられ、信号ＴＲ’が
ハイレベルに変わっても、ナントゲートＧ１．は作用せ
ず、信号ＴＲＯがハイレベルにはならないので、それに
よって後段のデータの受は付けが拒否され、したがって
このＣ要素に対応する並列データバッファにはその状態
ではデータが転送できない。

このようにして、第３図に示すように、並列データバッ
ファＢ。〜Ｂ３およびＣ要素Ｃ３−Ｇ３によって、非同
期自走式シフトレジスタが構成される。

なお、このＣ要素Ｃに端子Ｔ６から、停止信号５ＴＯＰ
が与えられると、そのハイレベルの信号がオアゲートＧ
５を通してナントゲートＧ１３に与えられる。したがっ
て、このナンドゲ−１−Ｇ　。

３の出力がローレベルとなり、この状態でしょ端子Ｔ３
からの信号ＴＰＯがローレベルとなり、データの転送が
停止される。

第３図に示すように、演算処理部４４に含まれる非同期
自走式シフトレジスタを構成する並列データバッファＢ
、およびＢ２の間に、たとえばＡＬ　Ｕ　（Ａｒｉｔｈ
ｍａｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ　）　、乗算器など
を含むデータ処理要素５４が配置される。そして、前段
の並列データバッファＢ、からのデータ特にデータバケ
ットに含まれる処理コードＰＣ（第２図）が処理指示回
路５６へ与えられる。この処理指示回路５６は、簡単に
いうと、並列データバ・ノファＢ＋に含まれる処理コー
ドに応じて、データ処理要素５４に対してデータ処理の
種類ないし態様を指示するための指示信号を与える。し
たがって、データ処理要素５４に後段の並列データバッ
ファＢ２のデータが与えられ、それがそこで処理される
際に、前段の並列データバッファＢ、からの処理コード
によって、その処理の内容が制御されることになる。換
言すれば、後続するデータにり１する処理の種類もしく
は処理の種類の系列が、先行するデータによって決定さ
れる。

第６図は第３図の具体的構成を示すブロック図である。

演算処理部４４は、先の第３図で説明したように、並列
データバッファＢ、およびＢ２を含み、それらの間には
データ処理要素５４が介挿される。データ処理要素５４
は、この実施例では、Ａ　Ｌ　Ｕ　５８を含み、このＡ
　Ｉ−Ｕ　５８の２つの入力には、並列データバッファ
Ｂ、およびＢ２からの処理対象データ（第２図）が与え
られる。そして、それぞれの並列データハソファＢ、お
よびＢ２に対応じて、第４図で説明したようなＣ要素Ｃ
９およびＣ２が設けられる。並列データバッファＢ２の
１７ビツト目（および１６ビツト目）のデータはデータ
処理要素５４に与えられる。データ処理要素５４は、こ
の１７ビツトＨのデータが「１」のときは、データがヘ
ッダであることを表し、データ処理要素５４は、並列デ
ータバッファＢ２からのそのデータをそのまま並列デー
タバッファＢ、に出力する。すなわち、データがヘッダ
のときはデータ処理要素（ＡＬＵ）はＮＯＰとなる。

処理指示回路５６には、デコーダ６０およびフリップフ
ロップ群６２が含まれる。デコーダ６０には、前段の並
列データバッファＢ１からの、処理コードＰＣ（第２図
）に含まれるＦコードが与えられるとともに、その処理
コードに含まれる第１７ビツト目のデータすなわち順番
コードの１ビツトが与えられる。フリップフロップ群６
２には、並列データバッファＢ、に対応するＣ要素Ｃ１
からの信号ＴＲＯがトリガ入力として与えられる。

フリップフロップ群６２のセント入力には、デコーダ６
０からの信号が与えられるとともに、リセット入力には
並列データバッファＢ、からの、処理コードＰＣに含ま
れる第１６ビツト目のデータすなわち順番コードの１ビ
ツトが与えられる。このフリップフロップ群６２の出力
が再びデコーダ６０に与えられ、したがって、デコーダ
６０の出力がフリップフロップ群６２によって保持され
る。

デコーダ６０の出力は、処理指示信号として、デ一タ処
理要素５４に含まれるＡＬＵ５８に与えられる。

この第６図の回路において、後段の並列データバッファ
Ｂ２から前段の並列データバッファＢ。

へのデータ転送は前述のように、それぞれ対応のＣ要素
Ｃ２およびＣＩによって制御される。すなわち、並列デ
ータバッファＢ、からデータが出力され、この並列デー
タバッファＢ、が空き状態になろうとすると、対応のＣ
要素ＣＩがそのことを検知し信号ＡＫＯをハイレベルと
して出力する。

この信号ＡＫＯが後段のＣ要素Ｃ２へ、ハイレベルの信
号ＡＫｒとして入力される。このとき、後段の並列デー
タバッファＢ２にデータが存在すれば、対応のＣ要素Ｃ
２からの信号ＴＰＯがハイレベルとなり、それがハイレ
ベルの信号ＴＲＴとして前段のＣ要素Ｃ１に与えられる
。このとき、並列データバッファＢ２にもハイレベルの
信号ＴＲＯが転送指令信号として与えられるため、並列
データバッファＢ２にロードされていたデータパケット
が前段の並列データバッファＢ、に向けて出力される。

前述のように、前段の並列データバッファＢ。

に、データ処理要素５４のＡＬＵ５８を経て、データパ
ケットのヘッダが入力されると、そのデータパケットに
含まれる第１７ピント目のデータとともに、Ｆコードが
、デコーダ６０に与えられる。

データパケットのヘッダであれば、第２図に示すように
第１７ビツト目の信号はハイレベルであり、応じて、デ
コーダ６０は、並列データバッファＢ、からの処理コー
ドを有効化し、したがって、デコーダ６０は並列データ
バッファＢ、から入力されたＦコードをデコードする。

たとえばそのときのＦコードがｒＮＯＰＪであるとすれ
ば、このデコーダ６０から、データ処理要素５４に含ま
れるＡＬＵ５８に対して、ｒＮＯＰＪ指令が与えられる
。デコーダ６０では、さらにたとえば「Ｆ＋１」が生成
され、フリ・７プフロソプ群６２への信号として与えら
れる。

なお、第１番目のデータワードＤＷ、に対するＦコード
は、上述のようなｒＮＯＰＪ以外に、他の適当な単項演
算たとえばインクリメント、反転などであってもよいこ
とは勿論である。

より詳しく説明すると、デコーダ６０に、前段の並列デ
ータバッファＢ、のデータパケットのヘッダの処理コー
ドが入力されると、デコーダ６０から、たとえば「イン
クリメント」の演算指令がＡＬＵ５８に与えられる。後
段の並列データバッファＢ２にデータがロードされると
、ＡＬＵ５８で１インクリメント」演算が実行される。

そして、Ｃ要素Ｃ１によって前段の並列データバッファ
Ｂ、の空きが検出されると、そのタイミングで上述の「
インクリメント」演算の結果が前段の並列データバッフ
ァＢ、に与えられる。このとき、同しタイミングで、フ
リップフロップ群６２にデコーダ６０からｒＦ＋ＩＪが
書き込まれる。この時点では、前段の並列データバッフ
ァＢ、にはデータパケットのデータワードが存在し、し
たがってデコーダ６０の入力としては、このフリップフ
ロップ群６２からのｒＦ＋ＩＪのコードが有効化されて
いる。すなわち、前段の並列データバッファＢ、のヘッ
ダがデコーダ６０によって解読された後は、デコーダ６
０ば、フリップフロップ群６２からのコードを受けるこ
とになる。

そして、その後デコーダ６０は、そのフリップフロップ
群６２からのｒ　Ｆ　−１−Ｉ　Ｊをデコードする。

デコーダ６０では、このｒＦ＋１ｊが入力されると、た
とえば「＋」の演算指令を生成するように組まれている
ものとすると、デコーダ６０からまず「インクリメント
」の演算指令が出力された後には、このデコーダ６０か
らは「＋」の演算指令がＡ　Ｌ　Ｔ３５８に与えられる
。したがって、ＡＬＵ５８では、前段の並列データバッ
ファＢ１から戻されたデータと後段のへいれまデータバ
ッファＢ、からのデータとの間で「＋」演算を実行する
。

このようにして、前段の並列データバッファＢｌのデー
タがデータパケットのうち最後のデータワードになるま
で、デコーダ６０から所要の演算指令が出力され、ＡＬ
Ｕ５８では、それに応じた演算が繰り返される。

最後のデータワードでは、第２図に示すように、順番コ
ードの１ビツトすなわち第１６ビツト目がハイレベルと
なる。このハイレベルの信号がフリップフロップ群６２
のリセット入力として与えられる。したがって、それ以
後このフリッププロップ群６２の出力がたとえばすべて
ゼロとなる。

このようにして、１つのデータパケットに対する演算が
実行される。そして、そのときの後段の並列データバッ
ファＢ２からの処理対象データについての処理の種類は
、前段の並列データバッファＢ１のデータによって特定
される。そして、後段の並列データバッファＢ２からは
、前段の並列データバッファＢ、が空き状態であること
を条件としてデータがポツプアウトされるため、この演
算処理部４４は完全な非同期式システムとして構成する
ことができる。

第７図は第６図の変形例を示すブロック図である。第６
図の例では、第２図に示すような構造のデータパケット
を利用して、データ処理要素５４すなわちＡＬＵ５８で
は、前段の並列データバッファＢ、のデータすなわち先
行するデータと後段の並列データバッファＢ２すなわち
後続するデータとをその入力として受け、その処理結果
を再び前段の並列データバッファＢ１に与えるようにし
た。

これに対して、この第７図の例では、第８図に示すよう
な構造のデータパケットが利用される。

第８図に示すデータパケットは、データワードＤＷに複
数（この例では２つ）の処理対象データが並列的に含ま
れ、このデータワードがポツプアウトされるときは、２
つの処理対象データが同時に出力されることになる。し
たがって、第７図の例では、データ処理要素５４に含ま
れるＡ　Ｌ　Ｕ　５８は、後段の並列データバッファＢ
２からのデータのみを受け、その結果を前段の並列デー
タバッファＢ１に与えるようにしている。しかしながら
、この実施例においても、処理指示回路５６からは、前
段の並列データハソファＢ１のデータすなわち先行する
データワードに基づいて、データ処理要素５４のＡＬＵ
５８における後続のデータワードに対する処理が実行さ
れる。そして、この第７図実施例でも、演算処理部４４
は、完全な非同期式システムとして構成されている。

第９図はこの発明の一実施例を示すブロック図である。

先の第６図および第７図に示す例では、いずれも、８ビ
ットのデータを同時に処理するシステムとして説明した
。これに対して、第９図のこの発明の一実施例では、８
ビツトのデータの処理を２ビツトずつ逐次的に処理する
ための実施例を示す。しかしながら、その基本的な構成
は先の第６図および第７図の例と同様である。

第９図の演算処理部４４は、７段の並列データバッファ
Ｂｌｌ〜Ｂ＋７とそれに関連する７段のＣ要素ＣＩｌ〜
ＣＩ７　との組み合わせからなる非同期自走式シフトレ
ジスタを含んで構成される。

なお、並列データバッファＢＩＩ”Ｂ１７は、ともに、
１８ビツトとして構成されていて、それぞれの間にはデ
ータ処理要素５４．〜５４６が介挿されて°いる。この
実施例では、データ処理要素５４３〜５４６が、ともに
、２ビツトＡＬＵを含み、データ処理要素５４２が８ビ
ツトシフタを含み、データ処理要素５４．が正負・ゼロ
判定回路を含む。したがって、この実施例では、データ
処理要素５４３〜５４６すなわち４つのＡＬＵで演算さ
れた結果が、必要に応じて、データ処理要素５４２すな
わち８ビツトシフタによってシフトされ、その後データ
処理要素５４１すなわち正負・ゼロ判定回路によってそ
の結果の正負／ゼロが判定されて、最前段の並列データ
バッファＩ３＋＋にプッシュインされる。

データ処理要素５４．〜５４６に対応じて、先の第６図
および第７図で説明した処理指示回路５６Ｉ〜５６６が
設けられる。それぞれの処理指示回路５６１〜５６６は
、デコーダ６０およびフリップフロップ群６２を含む。

それぞれの処理指示回路５６．〜５６６のデコーダ６０
には、対応の並列データバッファＢｌｌ〜Ｂ＋６から、
第１７番目のビットが与えられ、フリップフロップ群６
２には、第１６番目のビットが与えられることは、前述
のとおりである。

これら処理指示回路５６．〜５６６に含まれるデコーダ
６０は、次表１のようなデコード機能を達成する。

（以下余白） 表１ ｆ３　ｆ２　ｆ＋　ｆｏＳ４　Ｓ３　Ｓ２　Ｓｌ　Ｓ。

ｏｏｏｏ　　ｏｏｏｏ。

１０１００１．０１０ １１１０’１ＯＯ１０ １１１１，１００１１ 最初の４つのＦコード″００００”、”ｏｏ。

１゛、”００１０”および“００１１”では、出力Ｓ２
．Ｓ３およびＳ４はともに“０”となり、後述のように
、すべてのデータ処理要素５４、〜５４６はＮ　ＯＰ　
（Ｎｏ−Ｏｐｅｒａｔｉｏｎ）となる。そして、次の４
つのＦコード“’０１００”、”０１０１”、”０１．
１０”および“０１１１″では、いずれの場合も出力Ｓ
２が“１”となる。したがって、後述のように、データ
処理要素５４３〜５４６に含まれる２ピッｌ−Ａ　Ｌ　
Ｕのみが能動化される。次の４つのＦコード“１０００
″、“”１００１”。

”　１０１０”および“’１０１１″では、いずれの場
合も出力Ｓ３が′１”となり、後述のように、データ処
理要素５４□に含まれる８ビツトシフタが能動化される
。最後の４つのＦコード″１１００”、”１１０１”、
　　“１１１０　”および“１１１１”では、いずれの
場合も、出力Ｓ４が“１゛となり、後述のように、デー
タ処理要素５４．に含まれる正負・ゼロ判定回路が能動
化される。

この第９図実施例では、第１０図に示すようなデータパ
ケットを処理する。第１０図（Ａ）は、そのデータパケ
ットに１ワードのデータのみが含まれる場合を示し一１
第１０図（Ｂ’）は、そのデータパケットに複数のデー
タワードＤＷＩ〜ＤＷ’ｎが含まれる場合を示している
。そして、２つの８ビツトデータＬ。〜Ｌ７とＲ８−Ｒ
７との間で処理を行ない、その結果が、前段の並列デー
タバッファの、一方のデータＬｏ％Ｌ７に相当する位置
に格納される。なお、この第１０図において、処理コー
ドＰＣに含まれるｆ。−ｆ３ばＦコードを示す。

データ処理要素５４３〜５４６のそれぞれに含まれる２
ビツトＡ　Ｌ　Ｕは、第１Ｉ図に示すように、入力りお
よび入力Ｒを受け、制御信号Ｓ。、Ｓ。

およびＳ２に応じて、それによって特定される演算を実
行し、その結果を前段の並列データハソファの対応の２
ビツトに与える。また、このＡ　Ｌ　Ｕからのキャリー
信号が、前段のＡ　Ｌ　Ｕに与えられる。これら２ピツ
）ＡＬＵは、次表２に示す機能を実行する。

表２ Ｓ、　Ｓｏ　　出力 ０　　０　　　　　Ｌ十Ｒ ０１Ｌ−Ｒ ０ＬＯＲＲ １１ＬＡＮＤＲ ＊　ただし　５２−１ Ｓ２−０のときはＮＯＰ データ処理要素５４２に含まれる８ピツ１ヘシフタは、
たとえば第１２図に示す構成を採る。すなわち、８ビツ
トシフタは、８ビツトの入力■。〜Ｉ７を受け、その出
力として８ピントのデータ０゜〜０、を出力する。そし
て、その機能は次表２で与えられる。

（以下余白） 表３ Ｓ、　Ｓｏ　　機能 ０　０　　　左シフト（算術） ０　１　　　左シフト（論理） １　０　　　右シフト（算術） １　１　　　右シフト（論理） ＊　ただし　５３−１ Ｓ３−０のときばＮＯＰ データ処理要素５４、に含まれる正負・ゼロ判定回路は
、第１３図に示す構成で、次表４で示す機能を実行する
。

（以下余白） 表４ ＳＩＳｏ　　機能 ０　０　　Ａ＞Ｏ？ ０１　　Ａ≦Ｂ？ １　０　　Ａ＝０？ １１　　Ａ≠０？ ＊　ただし　５４−１ Ｓ４−０のときはＮＯＰ この正負・ゼロ判定回路では、表４に示す機能に対して
、”　Ｔｒｕｅ　”のときは“ＦＦ（ｈｅｘ）　　″を
、“Ｆａｌｓｅ　”のときには”００（ｈｅｘ）　”を
出力し、前段の並列データバッファＢｌ＋に与える。

この第９図実施例においても、前段の並列データバッフ
ァの空き状態が対応のＣ要素によって検出されると、後
段の並列データハソファからのデータが前段に向けて出
力される。そして、そのデータ転送の間に、それぞれの
並列データバッファ間に介挿されたデータ処理要素５４
１〜５４６によってデータ処理されて、その処理された
結果が、前段の並列データバッファに与えられる。

より詳しく説明すると、まず、最後段の並列データバッ
ファＢ、□がらデータが前段の並列データバッファ＋１
３１７１に転送されるとき、先の第６図において詳細に
説明したように、データ処理要素５４６すなわち２ビツ
トＡＬＵで、表２で示す処理が実行され、もしあればキ
ャリー信号が前段の並列データバッファＢＩ６を通して
前段のデータ処理要素５４５すなわちＡ　Ｌ　Ｕに与え
られる。そして、演算結果は前段の並列データハソファ
Ｂ１６の対応の２ビツトに与えられる。さらに、並列デ
ータバッファＢ１６から前段の並列データバッファＢＩ
５にデータが転送されるとき、データ処理要素５４５す
なわち２ビツトＡＬＵによって演算が実行される。そし
て、並列データバッファＢ、５に与えられ、もしあれば
キャリー信号が前段のデータ処理要素５４４すなわち２
ビツトＡＬＵに与えられる。同じように、並列データバ
ッファＢＩ５から並列データバッファＢＩ４へのデータ
の転送の際に、並列データバッファＢ１４から並列デー
タバッファＢＩ３へのデータの転送の際に、それぞれデ
ータ処理要素５４４および５４３すなわち２つの２ピツ
）ＡＬＵで演算が実行される。

したがって、並列データバッファＢ１３には、その段階
で、２つの８ビツトデータの演算結果がプッシュインさ
れている。

この並列データバッファＢ１３から並列データバッファ
ＢＩ２へのデータの転送の際に、必要に応じて、データ
処理要素５４２に含まれる８ビツトシフタが能動化され
て表３に示す機能が実行された後、その結果が並列デー
タハソファＢＩ２に与えられる。そして、この並列デー
タバッファＢ、２から並列データバッファＢ１１へのデ
ータの転送の際に、必要に応じて、データ処理要素５４
、に含まれる正負・ゼロ判定回路が能動化され、表４に
示す機能が実行され、その結果が最前段の並列データバ
ッファＢ１１に格納される。このようにして、一連の並
列データバッファＢＩＴから並列データバッファＢｌ＋
へのデータの転送とともに、所定のデータ処理が実行さ
れる。

上で説明したような演算処理部４４は、それ自体が非同
期式システムであるので、そのような演算処理部すなわ
ちデータ処理装置を第１図に示す非同期遅延線リングす
なわちデータ伝送路１２に直列的に介挿することができ
る。その際、第９図に示すように、一連のデータ処理を
分散するようにすれば、それぞれのデータ処理要素にお
ける所要時間を、データ伝送に全く支障のない程度にま
で短くすることができよう。すなわち、データ処理をこ
の発明のように非同期システムとして構成すれば、デー
タ伝送路として用いられる非同期自走式シフｌ−Ｌ−ジ
スタにそのままデータ処理機能を組み込むことができる
のである。

【図面の簡単な説明】

第１図はこの発明が実施され得る並列処理形エミュレー
タの一例を示すシステム概念図である。 第２図は処理されるべきデータバケットの一例を示す図
解図である。 第３図はこの発明の基礎となるデータ処理装置の一例を
示ず櫃略ブロック図である。 第４図はＣ要素を示す回路図である。 第５図は第４図に示ずＣ要素の動作を説明するためのタ
イミング図である。 第６図は第３図の具体的構成を示すブロック図である。 第７図は第６図の変形例を示すブロック図である。 第８図は第７図の例において処理されるべきデータバケ
ットの構造を示す図解図である。 第９図はこの発明の一実施例を示すブロック図である。 第１０図は第９図実施例において処理されるべきデータ
バケットの構成例を示す図解図である。 第】１図は２ピツ１〜Ａ　Ｌ、　Ｕを示すブロック図で
ある。 第１２図は８ピツＩ・シックを示すブロック図である。 第１３図は正負・ゼロ判定回路を示すブロック図である
。 図において、１２は非同期遅延線リング（データ伝送路
）、２７は発火部、３６は発火検出部、４４は演算処理
部、５４および５４．〜５４６はデータ処理要素、５６
および５６．〜５６６は処理指示回路、Ｂｏ〜Ｂ３およ
びＢ１□〜ＢＩＴは並列データバッファ、Ｃ８％Ｃ３お
よびＣＩｌ〜ＣＩ７はＣ要素を示す。 特許出願人　三洋電機株式会社（ばか３名）代理人　弁
理士　山１）　義人（ばか１名）転 ／−Ｖ′２： ♀　　　　　べ七 一、）’７３− 一　　　　　α　“ ； 転

Claims (1)

1. 【特許請求の範囲】 １　後段から前段に向けてデータが並列的に出力される
   複数のレジスタ、 前記複数のレジスタの間に配置される複数のデータ処理
   手段、 それぞれの前記データ処理手段の前段のレジスタの空き
   を検出するための空き検出手段、および前記空き検出手
   段によって前段の前記レジスタの空きが検出されたこと
   に応じて後段の前記レジスタから出力されて対応の前記
   データ処理手段を経たデータを前記前段のレジスタへ転
   送する手段を備える、データ処理装置。 ２　それぞれの前記データ処理手段に関連して、その前
   段のレジスタの内容に応じて対応のデータ処理手段によ
   る処理の種類を指示するための処理指示手段を備える、
   特許請求の範囲第１項記載のデータ処理装置。 ３　前記データは処理コードを含み、 前記処理指示手段は前記前段のレジスタの前記処理コー
   ドを解読するためのデコーダを含む、特許請求の範囲第
   ２項記載のデータ処理装置。 ４　前記データ処理手段は前記自走式シフトレジスタの
   複数の段間のそれぞれに配置され、前記複数の段間に配
   置される複数のデータ処理手段によって単一種類のデー
   タ処理を達成する、特許請求の範囲第２項または第３項
   記載のデータ処理装置。 ５　前記データ処理手段は前記自走式シフトレジスタの
   複数の段間にわたって配置され、複数の前記データ処理
   手段は、それぞれ個別のデータ処理を行なう、特許請求
   の範囲第２項または第３項記載のデータ処理装置。 ６　前記複数のデータ処理手段は複数種類の処理機能を
   有し、 前記処理指示手段は対応の前記データ処理手段における
   処理機能を選択的に指示する手段を含む、特許請求の範
   囲第２項ないし第５項のいずれかに記載のデータ処理装
   置。 ７　データのプッシュインとポップアウトとを独立的か
   つ同時的に行なうことができ、さらにプッシュインされ
   たデータが前段のレジスタの空きを条件として自動的に
   出力方向へシフトされていくような自走式シフトレジス
   タを用いて構成されるデータ伝送路であって、 前記自走式シフトレジスタの複数の段間にわたって直列
   的に配置された複数のデータ処理手段を備える、データ
   伝送路。 ８　それぞれの前記データ処理手段に関連して、その前
   段のレジスタの内容に応じて、対応のデータ処理手段に
   よる処理の種類を指示するための処理指示手段を備える
   、特許請求の範囲第７項記載のデータ伝送路。 ９　前記データ処理手段は前記自走式シフトレジスタの
   複数の段間のそれぞれに配置され、前記複数の段間に配
   置される複数のデータ処理手段によって単一種類のデー
   タ処理を達成する、特許請求の範囲第８項記載のデータ
   伝送路。 １０　前記データ処理手段は前記自走式シフトレジスタ
   の複数の段間にわたって配置され、複数の前記データ処
   理手段は、それぞれ個別のデータ処理を行なう、特許請
   求の範囲第８項または第９項記載のデータ伝送路。 １１　前記複数のデータ処理手段は複数種類の処理機能
   を有し、 前記処理指示手段は対応の前記データ処理手段における
   処理機能を選択的に指示する手段を含む、特許請求の範
   囲第７項ないし第１０項のいずれかに記載のデータ伝送
   路。