JPS6126167A - メモリ共用方式 - Google Patents
メモリ共用方式Info
- Publication number
- JPS6126167A JPS6126167A JP14684584A JP14684584A JPS6126167A JP S6126167 A JPS6126167 A JP S6126167A JP 14684584 A JP14684584 A JP 14684584A JP 14684584 A JP14684584 A JP 14684584A JP S6126167 A JPS6126167 A JP S6126167A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- space
- processor
- common
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マルチプロセッサシステムのメモリの共用方
式に関する。
式に関する。
従来、第１図のような構成で、プロセッサ１０〜１ｎで
メモリ２０を共用する場合、予め、それぞれのプロセッ
サに対して、使用できるメモリ空間を分割していたので
、１つのプロセッサの誤動作によって、他プロセツサの
メモリ空間に、アクセスしてしまったり、予め使用でき
るメモリ空間が決まっているため、小さい空間で十分な
場合や。
メモリ２０を共用する場合、予め、それぞれのプロセッ
サに対して、使用できるメモリ空間を分割していたので
、１つのプロセッサの誤動作によって、他プロセツサの
メモリ空間に、アクセスしてしまったり、予め使用でき
るメモリ空間が決まっているため、小さい空間で十分な
場合や。
大きな空間を必要とするとき、動的に、割当てることが
できないなどの欠点があった。
できないなどの欠点があった。
本発明の目的は、マルチプロセッサシステムに於て、他
プロセツサに対して、任意のアドレスから必要な大きさ
のメモリ空間を共用させ、共用を許したメモリ空間以外
のメモリが保護されるメモリ共用方式を提供することに
ある。
プロセツサに対して、任意のアドレスから必要な大きさ
のメモリ空間を共用させ、共用を許したメモリ空間以外
のメモリが保護されるメモリ共用方式を提供することに
ある。
上記目的を達成するため、本発明では、マスタプロセッ
サが、スレーブプロセッサに対して、メモリ管理ユニッ
トのマツプのページエントリを、設定することで、実装
メモリ上の任意の空間を共用させることができるように
し、共用を許した空間以外のメモリをアクセスできない
ようにした点に特徴がある。
サが、スレーブプロセッサに対して、メモリ管理ユニッ
トのマツプのページエントリを、設定することで、実装
メモリ上の任意の空間を共用させることができるように
し、共用を許した空間以外のメモリをアクセスできない
ようにした点に特徴がある。
第２図に、プロセッサ１０，１１．・・・１ｎ、メモリ
管理ユニット（以下、ＭＭＵと呼ぶ）３０、メモリ２０
の構成の概念−図を示す。同図で、１０をマスク（マス
タプロセッサ）、１１〜１ｎをスレーブ（スレーブプロ
セッサ）と呼ぶ。第３図にＭＭＵ３０のマツプの割当と
実装メモリとの関係を示す。ＭＭＵ３０は、いくつかの
マツプを持っており、そのうち１つをシステムバス１−
Ｂの空間用に割当てる。さらに、そのバスのアドレス空
間をスレーブの数で分割する。ここで、ＭＭＵ３０のマ
ツプのページエントリの設定は、マスクのみが行なう。
管理ユニット（以下、ＭＭＵと呼ぶ）３０、メモリ２０
の構成の概念−図を示す。同図で、１０をマスク（マス
タプロセッサ）、１１〜１ｎをスレーブ（スレーブプロ
セッサ）と呼ぶ。第３図にＭＭＵ３０のマツプの割当と
実装メモリとの関係を示す。ＭＭＵ３０は、いくつかの
マツプを持っており、そのうち１つをシステムバス１−
Ｂの空間用に割当てる。さらに、そのバスのアドレス空
間をスレーブの数で分割する。ここで、ＭＭＵ３０のマ
ツプのページエントリの設定は、マスクのみが行なう。
第４図に、本発明の一実施例のハードウェア構成を示す
。システムバスにはマルチパスを用い、マイクロプロセ
ッサ１００はメモリ管理ＭＭＵ３０を通じて、メモリ、
マルチパスの空間をアクセスする。マイクロプロセッサ
１０１は、ＭＭＵ３０を通して、メモリをアクセスする
。マイクロプロセッサ１００とマルチパスからのアクセ
スの制御は、ＭＭＵ３０にアドレスが出力される前に行
なわれている。１０１はマルチパスに対して、８０００
０〜ＦＦＦＦＦ （１６進）ノアドレスを出力し、０〜
７ ＦＦＦＦは内部空間としている。これは、第５図に
示されるようにバス空間に割当てられたマツプで、８０
０００〜ＦＦＦＦＦを、マイクロプロセッサ１０１用に
使うことに関係している。このことによって、マイクロ
プロセッサ１０１が割当てられていないメモリ空間をア
クセスしたときの、他への影響を防ぐことができる。第
６図には、ＭＭＵのマツプの構成とマルチパスからのア
ドレスとメモリアドレスとの関係を示している。
。システムバスにはマルチパスを用い、マイクロプロセ
ッサ１００はメモリ管理ＭＭＵ３０を通じて、メモリ、
マルチパスの空間をアクセスする。マイクロプロセッサ
１０１は、ＭＭＵ３０を通して、メモリをアクセスする
。マイクロプロセッサ１００とマルチパスからのアクセ
スの制御は、ＭＭＵ３０にアドレスが出力される前に行
なわれている。１０１はマルチパスに対して、８０００
０〜ＦＦＦＦＦ （１６進）ノアドレスを出力し、０〜
７ ＦＦＦＦは内部空間としている。これは、第５図に
示されるようにバス空間に割当てられたマツプで、８０
０００〜ＦＦＦＦＦを、マイクロプロセッサ１０１用に
使うことに関係している。このことによって、マイクロ
プロセッサ１０１が割当てられていないメモリ空間をア
クセスしたときの、他への影響を防ぐことができる。第
６図には、ＭＭＵのマツプの構成とマルチパスからのア
ドレスとメモリアドレスとの関係を示している。
以上によって、マイクロプロセッサ１００は、マルチパ
スからアクセスされたとき用いるマツプのエントリを設
定することによって、ＭＰＵ１に対して実装メモリ上の
任意のエリアを共用さ仕ることができる。
スからアクセスされたとき用いるマツプのエントリを設
定することによって、ＭＰＵ１に対して実装メモリ上の
任意のエリアを共用さ仕ることができる。
本発明によれば、次の効果が期待できる。
（１）第２図に於て、プロセッサ１ｏは、他のプロセッ
サｉｎに対して、動的にメモリを割当てたり、あるいは
共用できる。
サｉｎに対して、動的にメモリを割当てたり、あるいは
共用できる。
（２）割当てたエリアや、共用を許したエリア以外のエ
リアのプロテクションが行なえる。
リアのプロテクションが行なえる。
（３）メモリの有効利用によって、システム全体のコス
トを最小限にできる。
トを最小限にできる。
第１図は従来のマルチプロセッサシステムのハードウェ
ア構成図、第２図は本発明によるマルチプロセッサシス
テムのハードウェア構成図、第３図はＭＭＵのマツプの
割当て図、第４図は本発明の一実施例のハードウェア構
成図、第５図は第４図におけるＭＭＵ３０のマツプの割
当て図、第６図はマツプの構成とアドレスの関係図であ
る。 第 １ 区 夏 ２ 口 ＩＢ 第 ３ 図 釆 ４− 図 叉 ５ 区
ア構成図、第２図は本発明によるマルチプロセッサシス
テムのハードウェア構成図、第３図はＭＭＵのマツプの
割当て図、第４図は本発明の一実施例のハードウェア構
成図、第５図は第４図におけるＭＭＵ３０のマツプの割
当て図、第６図はマツプの構成とアドレスの関係図であ
る。 第 １ 区 夏 ２ 口 ＩＢ 第 ３ 図 釆 ４− 図 叉 ５ 区
Claims (1)
- 自プロセッサ内のローカルバスに、メモリ管理ユニット
が接続され、該メモリ管理ユニットとメモリがメモリバ
スで接続しているシステムに於て、メモリ管理ユニット
のマップをシステムバスに割り当て、メモリ管理ユニッ
トのマップのページエントリを特定のプロセッサが設定
することで、システムバス上に接続された他のプロセッ
サに対し、任意のメモリ空間を共用させることを特徴と
するメモリ共用方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14684584A JPS6126167A (ja) | 1984-07-17 | 1984-07-17 | メモリ共用方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14684584A JPS6126167A (ja) | 1984-07-17 | 1984-07-17 | メモリ共用方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126167A true JPS6126167A (ja) | 1986-02-05 |
Family
ID=15416831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14684584A Pending JPS6126167A (ja) | 1984-07-17 | 1984-07-17 | メモリ共用方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126167A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102434370A (zh) * | 2010-09-29 | 2012-05-02 | 中山市创想模型设计有限公司 | 一种静水层波浪能发电装置 |
| US8239652B2 (en) | 2007-07-27 | 2012-08-07 | Panasonic Corporation | Data processing system |
| US10837419B2 (en) | 2017-09-27 | 2020-11-17 | Emile Droche | Rotor for a device for recovering hydraulic wave energy |
-
1984
- 1984-07-17 JP JP14684584A patent/JPS6126167A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8239652B2 (en) | 2007-07-27 | 2012-08-07 | Panasonic Corporation | Data processing system |
| CN102434370A (zh) * | 2010-09-29 | 2012-05-02 | 中山市创想模型设计有限公司 | 一种静水层波浪能发电装置 |
| CN102434370B (zh) * | 2010-09-29 | 2013-12-25 | 中山市创想模型设计有限公司 | 一种静水层波浪能发电装置 |
| US10837419B2 (en) | 2017-09-27 | 2020-11-17 | Emile Droche | Rotor for a device for recovering hydraulic wave energy |
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